輸出電路及數字模擬電路以及顯示裝置的制作方法

專利名稱：輸出電路及數字模擬電路以及顯示裝置的制作方法
技術領域：
本發明涉及輸出電路與數字模擬電路以及使用該電路的顯示裝置。
背景技術：
目前，顯示裝置正在廣泛普及以薄型、輕量、低消耗電力為特征的液晶顯示裝置(LCD)，多利用于移動電話機(mobile phone、cellular phone)或PDA(個人數字助理)、筆記本PC等移動式設備的顯示部中。但是，最近隨著液晶顯示裝置的大畫面化或動態圖像對應的技術提高，不止是移動用途，固定式的大畫面顯示裝置或大畫面液晶電視也變得能夠實現。作為這些液晶顯示裝置，利用的是能夠進行高精細顯示的有源矩陣驅動方式的液晶顯示裝置。首先，參照圖20，對有源矩陣驅動方式的液晶顯示裝置的代表性結構進行概述。而且，在圖20中，通過等效電路示意性地示出連接在液晶顯示部的1個像素上的主要結構。
一般，有源矩陣驅動方式的液晶顯示裝置的顯示部960具備將透明的像素電極964及薄膜晶體管(TFT)963配置為矩陣狀的半導體基板(例如在彩色-SXGA面板的情況下，為1280×3像素列×1024像素行)；和在整個面上形成了1個透明電極966的對向基板，該顯示部由使這兩枚基板對向并在其間封入了液晶的結構構成。
通過掃描信號控制具有開關(switching)功能的TFT963的導通/截止，在TFT963變為導通時，與視頻信號對應的灰度等級電壓被施加在像素電極964上，根據各像素電極964與對向基板電極966之間的電位差，液晶的透過率發生變化，通過用液晶電容965在一定期間內保持該電位差，從而顯示圖像。
在半導體基板上，輸送向各像素電極964施加的電平(level)電壓(灰度等級電壓)的數據線962和輸送掃描信號的掃描線961配置為格子狀(在上述彩色-SXGA面板的情況下，數據線為1280×3根，掃描線為1024根)，掃描線961及數據線962因為相互的交叉部所產生的電容或被夾持在與對向基板電極之間的液晶電容等而成為大的電容性負載。
而且，掃描信號由柵極驅動器970供給到掃描線961，另外灰度等級電壓向各像素電極964的供給由數據驅動器980經由數據線962來進行。
1畫面份的數據的改寫在1幀期間(1/60·秒)內進行，用各掃描線按每個像素行(每行)順次進行選擇，在選擇期間內通過各數據線來供給灰度等級電壓。
并且，柵極驅動器970只要供給至少2值的掃描信號即可，相對于此，數據驅動器980需要以灰度等級數對應的多值電平的灰度等級電壓來驅動數據線。因此，數據驅動器980的緩沖部采用能夠進行高精度電壓輸出的差動放大器。
另外，最近在液晶顯示裝置中，朝圖像高質量化(多色化)進展，至少26萬色(RGB各6位視頻數據)甚至2680萬色(RGB各8位視頻數據)以上的需求增高。
因此，輸出對應于多位視頻數據的灰度等級電壓的數據驅動器不但要求極高精度的電壓輸出，而且處理視頻數據的電路部的元件數增加，數據驅動器LSI的芯片面積增加，成為導致成本高的主要原因。針對該問題，以下詳細說明。
圖21是表示圖20的數據驅動器980的構成的圖，用框圖示出數據驅動器980的主要部分。參照圖21，數據驅動器980構成為包括鎖存地址選擇器(latch address selector)981、鎖存器982、灰度等級電壓產生電路983、譯碼器984和緩沖電路985。
鎖存地址選擇器981根據時鐘信號CLK，決定數據鎖存的定時。鎖存器982根據由鎖存地址選擇器981決定的定時，對視頻數字數據進行鎖存，對應于STB信號(選通脈沖信號)，向各譯碼器984一齊輸出數據。會對電壓產生電路983生成對應于視頻數據的灰度等級數的灰度等級電壓。譯碼器984選擇一個對應于所輸入數據的灰度等級電壓并輸出。緩沖電路985輸入從譯碼器984輸出的灰度等級電壓，進行電流放大后作為輸出電壓Vout輸出。
例如，在輸入6位視頻數據的情況下，灰度等級數為64，灰度等級電壓產生電路983生成64電平的灰度等級電壓。譯碼器984成為從64電平的灰度等級電壓中選擇1個灰度等級電壓的電路構成。
另一方面，在輸入8位視頻數據的情況下，灰度等級數為256，灰度等級電壓產生電路983生成256電平的灰度等級電壓，譯碼器984成為從256電平的灰度等級電壓中選擇1個灰度等級電壓的電路構成。
這樣，若視頻數據多位化，則灰度等級電壓產生電路983或譯碼器984的電路規模增大。例如，在從6位增加到8位的情況下，電路規模變為4倍以上。因此，由于視頻數據的多位化，數據驅動器LSI的芯片面積增大，變為成本增大。
與此相對，作為即使進行多位化也可以抑制數據驅動器LSI芯片面積的增加用的技術，例如參照美國專利第6246351號說明書(專利文獻1)的記載。圖22是用于說明該說明書記載的技術的圖(對應于專利文獻1的圖2)。參照圖22，由包含以下部分的內插放大部4100構成包括1組電阻串(string)R000～R255及選擇電阻兩端的1組電壓的開關S000～S255的串DAC部(譯碼部)4001；和用于將向具有多個同極性差動對的差動放大器及2個輸入端子4002、4003供給的電壓選擇性地輸入所述差動放大器的非反相輸入的開關4004。
在串DAC部4001中，通過由數字數據的高位M位控制的開關S000～S255來選擇電阻串R000～R255中的1個電阻兩端的2個電壓，向內插放大部4100的輸入端子4002、4003供給選擇電壓。在此，通過開關選擇的2個電壓限于電阻串R000～R255中的1個電阻兩端的電壓，無法選擇跨越多個電阻的兩端的電壓或選擇相同的電壓。
在內插放大部4100中，通過由數字數據的低位N位控制的開關4004，將供給到輸入端子4002、4003的電壓V1、V2選擇性地輸入到非反相輸入4111、4121、4131、4141中，可以輸出根據V1、V2的輸入數而將V1、V2之間內分為任意比的電壓。在圖22中，由于設有4組差動對，故根據LSB(Least Significant Bit最低位)，可以輸出將端子4002、4003的電壓V1、V2內分為1∶3、1∶1、3∶1的電壓及V1等四個電壓。因此，相對于欲輸出的電壓電平的數，可以將輸入的電壓電平數削減到1/(差動對數)。因此，可以削減串DAC部的電源線數及面積。
另外，作為其他技術的一例，參照美國專利第5396245號說明書(專利文獻2)。圖23是用于說明專利文獻2的技術的圖(對應于專利文獻2的圖5)。參照圖23，內插放大部4100b與專利文獻1的內插放大部4100相比，其構成稍有不同。例如，在圖22的構成的情況下，分別以各不相同的電流源驅動4個差動對，但在圖23的構成的情況下，將驅動4個差動對的電流源4200b設為共同的。
通過開關S000b～S255b，從電阻串R000b～R255b選擇電壓，通過由開關4004b來進行差動放大器4100b的輸入控制，從而輸出內分V1、V2的電壓的構成基本上與圖22的構成相同，同樣可以削減輸入電源線數。另外，由開關選擇的電壓限于電阻串中的1個電阻的兩端這一點也與圖22的構成相同。
而且，也公知ECL多值邏輯電路，其具備在各自的基極上接收輸入信號，在共同的負載電阻上連接集電極(collector)，用各不相同的電流值的電流源驅動共同連接的發射極的2個差動對，還具備將負載電路的一端作為輸入并驅動輸出端子的輸出晶體管(例如專利文獻3)。
在將上述現有的構成適用于顯示裝置的數據驅動器那樣的多輸出驅動器的情況下，縮小差動放大器的面積也是重要的。在將參照圖22、圖23等說明的現有的構成利用于數據驅動器的情況下，雖然可以減小譯碼器部分，但為了將灰度等級電源線數減小為1/2、1/4、1/8……，需要將差動對的個數增加為2個、4個、8個……。因此，差動放大器的占有面積變得特別大，存在節省面積效果降低的課題。
專利文獻1美國專利第6246351號說明書(圖2)；專利文獻2美國專利第5396245號說明書(圖5)；專利文獻3特開昭61-248619號公報(圖1)。

發明內容
本發明所要解決的課題是提供一種輸出電路及數字模擬變換電路，其中通過具備例如相對2個輸入電壓、輸出3個以上的多值電壓電平的放大器，從而一邊縮小放大器的面積，一邊削減所需的輸入電壓數，并且實現晶體管數的削減。
另外，本發明所要解決的其他課題是通過使用上述輸出電路，從而提供一種節省面積且低成本的數據驅動器以及包含數據驅動器的顯示裝置。
提供解決上述課題的方法的本發明的一個方面涉及的輸出電路，其中包括選擇電路，其輸入電壓值互不相同的多個(m個)參考電壓，根據所輸入的選擇信號，從所述m個參考電壓中選擇2個相同或不同的參考電壓并供給到第1、第2端子；放大電路，其輸入供給到所述第1、第2端子的電壓，將以預先確定的規定的內分比內分所述第1、第2端子的電壓而成的電壓從輸出端子輸出；最大能夠輸出m的平方個互不相同的電壓電平，輸出根據所輸入的所述選擇信號而從m的平方個電壓電平中選擇的電壓。
本發明的另一方面涉及的數字模擬變換電路，其中包括選擇電路，其輸入電壓值互不相同的多個(m個)參考電壓，將通過數據輸入端子輸入的數字數據信號作為選擇信號，從所述m個參考電壓中選擇2個相同或不同的參考電壓并輸出到第1、第2端子；放大電路，其輸入供給到所述第1、第2端子的電壓，從輸出端子輸出以預先確定的規定的內分比內分了所述第1、第2端子的電壓而成的電壓；根據所述數字數據信號的值，最大能夠輸出m的平方個互不相同的電壓電平。
在上述本發明涉及的輸出電路或數字模擬變換電路中，也可以構成為所述選擇電路輸入第1參考電壓(A)與第2參考電壓(B)，根據所述選擇信號，向所述第1、第2端子供給第1、第1參考電壓(A、A)、第1、第2參考電壓(A、B)、第2、第1參考電壓(B、A)、第2、第2參考電壓(B、B)中的任一對，最大能夠輸出2的平方個互不相同的電壓電平。
在上述本發明涉及的輸出電路或數字模擬變換電路中，也可以構成為將所述內分比設為1∶2或2∶1，設為所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方的輸入電壓之和是所述輸出電壓的3倍的關系，將所述第1、第2參考電壓分別設為等間隔的第1乃至第4電平的電壓中的第1、第4電平，輸出從基于所述第1、第1參考電壓(A、A)的對的選擇的第1電平的輸出電壓，到基于所述第2、第2參考電壓(B、B)的對的選擇的第4電平的輸出電壓為止的共計4電平的電壓。
在上述本發明涉及的輸出電路或數字模擬變換電路中，也可以構成為所述選擇電路輸入電壓值互不相同的第1乃至第4參考電壓(A、B、C、D)，根據所述選擇信號，向所述第1、第2端子供給第1、第1參考電壓(A、A)、第1、第2參考電壓(A、B)、第2、第1參考電壓(B、A)、第2、第2參考電壓(B、B)、第1、第3參考電壓(A、C)、第1、第4參考電壓(A、D)、第2、第3參考電壓(B、C)、第2、第4參考電壓(B、D)、第3、第1參考電壓(C、A)、第3、第2參考電壓(C、B)、第4、第1參考電壓(D、A)、第4、第2參考電壓(D、B)、第3、第3參考電壓(C、C)、第3、第4參考電壓(C、D)、第4、第3參考電壓(D、C)、第4、第4參考電壓(D、D)中的任一對，最大能夠輸出4的平方個互不相同的電壓電平。
在上述本發明涉及的輸出電路或數字模擬變換電路中，可以構成為將所述內分比設為1∶2或2∶1，所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方的輸入電壓之和成為所述輸出電壓的3倍，將所述第1乃至第4參考電壓分別設為等間隔的第1乃至第16電平的電壓中的第1、第4、第13、第16電平，輸出所述選擇電路中的從基于所述第1、第1參考電壓(A、A)的對的選擇的第1電平的輸出電壓，到基于所述第4、第4參考電壓(D、D)的對的選擇的第16電平的輸出電壓為止的共計16電平的電壓。
在本發明涉及的輸出電路或數字模擬變換電路中，也可以構成為以從能夠輸出的輸出電壓的下限到上限規定的輸出電壓的范圍被分割為互不重疊的多個區間，按照所述各區間，設置與各區間對應的、電壓電平互不相同的至少2個參考電壓，在所述區間中，根據所述多個(n個)參考電壓，最大輸出n的平方電平的輸出電壓。
在本發明涉及的輸出電路或數字模擬變換電路中，也可以構成為針對輸出電壓電平，相鄰的至少一組電壓電平的間隔和其他相鄰的一組電壓電平的間隔不同。另外，也可以構成為在所述多個區間之間，某個區間的電壓電平的間隔與其他區間的電壓電平的間隔不同。根據該構成，可以增加輸入到選擇電路的參考電壓，實現γ特性內插等所希望的非線性輸入輸出特性。
在本發明涉及的輸出電路或數字模擬變換電路中，可以構成為所述放大電路具有第1及第2輸入端子；輸出端子；第1及第2差動對，其輸入對的一方連接所述第1輸入端子，另一方連接所述輸出端子；第3差動對，其輸入對的一方連接所述第2輸入端子，另一方連接所述輸出端子；向所述第1差動對供給電流的第1電流源；向所述第2差動對供給電流的第2電流源；向所述第3差動對供給電流的第3電流源；共同連接在所述第1到第3差動對的輸出對上的負載電路；連接在所述第1到第3差動對的共同輸出對與所述輸出端子之間的放大電路。
在本發明涉及的輸出電路或數字模擬變換電路中，可以構成為所述放大電路具有第1及第2輸入端子；輸出端子；第1及第2差動對，其輸入對的一方連接所述第1輸入端子，另一方連接所述輸出端子；第3差動對，其輸入對的一方連接所述第2輸入端子，另一方連接所述輸出端子；與所述第1差動對至所述第3差動對共同連接，向所述第1差動對乃至所述第3差動對供給電流的第1電流源；共同連接在所述第1到第3差動對的輸出對上的負載電路；所述第1到第3差動對的共同輸出對；連接在與所述輸出端子之間的放大電路。
在本發明涉及的輸出電路或數字模擬變換電路中，可以構成為所述選擇電路輸入電壓值互不相同的第1乃至第m(＝2K，其中K為規定的正整數)參考電壓，根據至少由2K位組成的所述選擇信號，選擇第1乃至第2K參考電壓相關的4K組電壓對中的任一對并向所述第1、第2端子供給，通過輸出端子最大能夠輸出4K個不同的電壓電平。
在本發明涉及的輸出電路或數字模擬變換電路中，可以構成為將所述內分比設為1∶2或2∶1，所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方的輸入電壓之和成為所述輸出電壓的3倍，選擇電路輸入電壓值互不相同的第1乃至第m(＝2K，其中K為規定的正整數)參考電壓，將所述第1乃至第2K參考電壓分別設為等間隔的第1乃至第4K電平的電壓之中、{1+a_1×4(K-1)+a_2×4(K-2)+a_3×4(K-3)+…+a_K×4(K-K)}(其中a_1、a_2、a_3、…、a_K取0或3)電平，根據至少由2K位構成的、所輸入的選擇信號(或數字數據信號)，輸出從第1電平到第4K電平為止的共計4K個互不相同的電平的輸出電壓。
本發明的其他方面涉及的顯示裝置，作為驅動數據線的驅動器備有所述輸出電路。
本發明的其他方面涉及的輸出電路或數字模擬變換電路，其中具備電壓值互不相同的(m×S)個參考電壓(其中m、S為規定的正整數)；輸出端子；至少一個譯碼器塊，其輸入所述(m×S)個參考電壓，根據多位的數字數據信號中、成為各自被預先確定的位字段的第1、第2、第3位組的值，將從所述(m×S)個參考電壓中選擇出的電壓分別輸出到第1及第2端子；放大電路，其輸入由所述譯碼器塊供給到所述第1及第2端子的電壓，將以預先確定的規定內分比內分了所述第1及第2端子的電壓后的電壓從所述輸出端子輸出；所述譯碼器塊具有3級結構的電路塊，作為第1級的電路塊，具備S個電路塊，其輸入所輸入的所述(m×S)個參考電壓中、每m個參考電壓，根據所述第1位組的值，從所述m個參考電壓中選擇包含重復在內的2個電壓后輸出；作為第2級電路塊，具備將用所述第1級的S個電路塊分別選擇的2個電壓的一方作為輸入，根據所述第2位組的值，從所輸入的S個電壓中選擇1個電壓后輸出的電路塊；和將用所述第1級的S個電路塊分別選擇的2個電壓的另一方作為輸入，根據所述第2位組的值，從所輸入的S個電壓中選擇1個電壓后輸出的電路塊；作為第3級電路塊，具備輸入由所述第2級的2個電路塊分別選擇輸出的電壓，根據所述第3位組的值，以將所輸入的2個電壓分別供給到所述第1及第2端子或將其切斷的方式進行控制的1個電路塊，根據所述第1乃至第3位組的信號值，由所述輸出端子輸出(m2×S)個互不相同的電壓電平中的任一個。
在本發明中，可以構成為在所述第3位組的各位全部包含于所述第1位組及/或第2位組時，省略所述第3級電路塊，將所述第2級的2個電路塊的輸出供給到所述第1、第2端子。
本發明的其他方面涉及的輸出電路或數字模擬變換電路，具備電壓值互不相同的(m×S)個參考電壓(其中m、S為規定的正整數)；輸出端子；至少一個譯碼器塊，其輸入所述(m×S)個參考電壓，根據多位的數字數據信號中、成為各自被預先確定的位字段的第1、第2、第3位組的值，將從所述(m×S)個參考電壓中選擇出的電壓分別輸出到第1及第2端子；放大電路，其輸入由所述譯碼器塊供給到所述第1及第2端子的電壓，將以預先確定的規定內分比內分了所述第1及第2端子的電壓后的電壓從所述輸出端子輸出；所述譯碼器塊具有3級結構的電路塊，作為第1級的電路塊，具備m個電路塊，其輸入所輸入的所述(m×S)個參考電壓中、每S個參考電壓，根據所述第1位組的值，從所述S個參考電壓中選擇1個電壓后輸出；作為第2級電路塊，具備將用所述第1級的m個電路塊分別選擇的m個電壓作為輸入，根據所述第2位組的值，從所輸入的m個電壓中選擇2個電壓后輸出的1個電路塊；作為第3級電路塊，具備將由所述第2級電路塊選擇輸出的2個電壓作為輸入，根據所述第3位組的值，以將所輸入的2個電壓分別供給到所述第1及第2端子或切斷的方式進行控制的1個電路塊，根據所述第1乃至第3位組的信號值，由所述輸出端子輸出(m2×S)個互不相同的電壓電平中的任一個。
在本發明中，可以構成為還具備所述m的值共同或不同的譯碼器塊，在所述m的值為最大的譯碼器塊中，在所述第3位組的各位全部包含于所述第1位組及/或第2位組時，省略所述第3級電路塊，將所述第2級的2個電路塊的輸出供給到所述第1、第2端子。
在本發明的其他方面涉及的輸出電路或數字模擬變換電路中，將所述m設為2K(其中K為規定的正整數)，所述選擇電路(譯碼器)構成為根據成為所述選擇信號的第1乃至第2K信號、共計2K位信號，選擇第1乃至第2K參考電壓后向所述第1、第2端子輸出，具備第1列到第K列為止的電路塊組，所述各電路塊具有4個輸入端子與2個輸出端子，由所述4個輸入端子接收電壓信號，由所述2個輸出端子輸出根據2位信號選擇出的電壓信號，所述第1列由2的(K-1)次方個所述電路塊構成，2的(K-1)次方個所述電路塊分別向4個輸入端子中每兩個共同連接的2個輸入端輸入所述第1乃至第2K參考電壓的各兩個，根據所述第1、第2信號分別選擇2個電壓信號后輸出，第F列(其中F為2到K的正整數)由2的(K-F)次方個所述電路塊構成，所述2的(K-F)次方個電路塊分別向4個輸入端子輸入第(F-1)列的各兩個電路塊的輸出電壓，根據第(2F-1)、第2F信號，分別選擇2個電壓信號后輸出，所述第K列的電路塊組的2個輸出電壓信號被輸出到所述第1、第2端子。
在本發明的其他方面涉及的輸出電路或數字模擬變換電路中，可以構成為具備譯碼器電路，其輸入電壓值互不相同的多個(m個)參考電壓，將由數據輸入端子輸入的數字數據信號作為選擇信號，從所述m個參考電壓中選擇2個相同或不同的參考電壓并順次輸出；和放大電路，其通過1個端子順次輸入用所述譯碼器電路選擇出的2個電壓，從輸出端子輸出以預先確定的規定內分比內分了2個電壓后的電壓。
根據本發明，達到以下效果在利用了能夠輸出2個輸入電壓以及將這些電壓內分為1∶2及2∶1的電壓等共計4個電平的差動放大器的DAC中，相對于輸入電壓數m，最大可以進行m的平方個電壓電平的輸出。
另外，根據本發明，達到以下效果輸出選擇性地輸入到所述差動放大器的2個輸入端子的2個輸入電壓的譯碼器，可以大幅度削減輸入電壓(灰度等級電壓)數，同時也可以大幅度削減晶體管數，可以實現節省面積化。
進而，根據本發明，達到以下效果通過采用所述差動放大器和譯碼器，從而使節省面積且低成本的數據驅動器LSI成為可能，或者使包括數據驅動器的顯示裝置的低成本化或窄框化也成為可能。


圖1是表示本發明一實施例的輸出電路的構成的圖；圖2是說明本發明一實施例的放大器的1∶2內插動作的圖；圖3是說明本發明一實施例的放大器的2∶1內插動作的圖；圖4是表示本發明一實施例的放大器的構成的一例的圖；圖5是表示本發明一實施例的放大器的構成的另一例的圖；圖6是表示本發明一實施例的放大器的構成的又一例的圖；圖7是表示本發明一實施例的2位DAC的輸入輸出電平的對應的圖；圖8是表示實現圖7的對應關系的2位譯碼器(Nch)的構成例的圖；圖9是表示本發明一實施例的DAC的輸出電壓波形的圖；圖10是能向圖1的放大電路13輸入的輸入電壓數m為4個(m＝4)時的輸入輸出電平對應圖的一例；圖11是表示本發明另一實施例的4位數DAC的輸入輸出電平的對應的圖；圖12是表示實現圖11的對應關系的4位譯碼器(Nch)的構成例的圖；圖13是表示圖12的變形例的圖；圖14是表示采用了圖12、圖13的譯碼器和圖5的差動放大器的4位DAC的輸出波形的圖；圖15是表示本發明另一實施例的6位DAC的輸入輸出電平的對應的圖；
圖16是表示實現圖15的對應關系的6位譯碼器(Nch)的構成例的圖；圖17是表示采用了圖16的譯碼器與圖5的差動放大器的6位DAC的輸出波形的圖；圖18是表示本發明一實施例的數據驅動器的構成的圖；圖19是表示數據驅動器的輸出電壓特性的圖；圖20是表示有源矩陣型液晶顯示裝置的構成的圖；圖21是表示現有的數據驅動器的構成的圖；圖22是表示第1專利文獻(US6,246,351號說明書)記載的DAC的構成的圖；圖23是表示第2專利文獻(US5,396,245號說明書)記載的DAC的構成的圖；圖24是表示圖21的譯碼器984的構成的圖；圖25是表示本發明另一實施例中的譯碼器的構成的圖；圖26是表示本發明又一實施例的譯碼器的構成的圖；圖27是表示本發明另一實施例的DAC中的輸入輸出對應的圖；圖28是表示實現圖27的輸入輸出對應關系的譯碼器的構成的一例的圖；圖29是表示實現圖27的輸入輸出對應關系的譯碼器的構成的另一例的圖；圖30是表示本發明的又一實施例的選擇電路(譯碼器)的構成的圖；圖31是表示圖30的電路塊的構成的圖；圖32是表示實現圖11的對應關系的4位譯碼器(Nch)的構成例的圖；圖33是表示本發明的另一實施例的數字模擬變換器(DAC)的構成的圖；圖34是表示圖33的放大電路23的一實施例的構成的圖；圖35是表示圖33的放大電路23的一實施例的其他構成的圖；圖36是表示圖33的數據輸入控制電路26與譯碼器22的一實施例的構成的圖；
圖37是表示本發明的一實施例的其他數據驅動器的構成的圖；圖38是表示本發明的一實施例的有源矩陣型液晶顯示裝置的構成的圖；圖39是表示圖11的4位DAC的輸入輸出電平的對應的圖的變形例；圖40是表示圖39的各參考電壓的選擇條件的圖。
圖中11-輸出電路，12、22-選擇電路(譯碼器)，12A、12A1、12A2、12A3、12B、12B1、12B2、12B3-譯碼器塊，13、23-放大電路(放大器)，14-灰度等級電壓產生電路，22-譯碼器，24-參考電壓產生電路，25-電路塊，26-數據輸入控制電路，41、42、43-電路塊，51、52、53、61-電路塊，101～106-n溝道晶體管，107～109-恒流源，110、111-p溝道晶體管，112-放大器，301～304-n溝道晶體管，401～416-n溝道晶體管，501～528-n溝道晶體管，601～630-n溝道晶體管，701～704-n溝道晶體管，950-顯示控制器，960-顯示部，961-掃描線，962-數據線，963-薄膜晶體管，964-像素電極，965-液晶電容，966-對向基板電極，970-柵極驅動器，980-數據驅動器，981-鎖存地址選擇器，982-鎖存器，983、986-灰度等級電壓產生電路，984、987-譯碼器，985-緩沖電路，990-數據變換電路，991-數據變換表格，T0、T1、T2-輸入端子，R000～R255、R000b～R255b-電阻串，S000～S255、S000b～S255b-電阻端電壓選擇開關，4001、4001b-串DAC部，4002、4003、4002b、4003b-輸入端子，4004、4004b-差動對輸入選擇開關，4100、4100b-內插放大部，4110、4120、4130、4140、4110b、4120b、4130b、4140b-差動對，4111、4121、4131、4141、4111b、4121b、4131b、4141b-非反相輸入，4112、4122、4132、4142、4112b、4122b、4132b、4142b-反相輸入，4150、4150b-負載電路，4200b-電流源。
具體實施例方式
對用于實施本發明的最佳方式進行說明。參照圖1，本發明的一實施方式涉及的輸出電路11備有選擇電路12，其將電壓值互不相同的多個(m個)參考電壓輸入，根據選擇信號來選擇2個電壓后輸出；放大電路13，其從2個輸入端子輸入從所述選擇電路輸出的2個參考電壓，根據所述2個輸入端子的電壓差，輸出內插為1∶2或2∶1的電壓。該電路作為數字模擬變換電路使用，作為選擇信號采用數字數據信號，輸出數字數據信號所對應的電平的電壓。
或者，在本發明中，也可以是順次輸出用所述選擇電路選擇出的2個電壓，在放大電路13中從1個輸入端子順次輸入用所述選擇電路選擇出的2個電壓，輸出將所輸入的2個電壓內插為1∶2或2∶1的電壓。
在本發明中，圖1的放大電路13只要是將第1及第2輸入端子的電壓內插為1∶2或2∶1的構成，則可以采用任意的構成。作為這種放大電路的一例，例如如圖4所示，可以通過具有以下部件的構成來實現第1、第2輸入端子T1、T2；一端都接地的第1、第2電容器C1、C2；電壓跟隨(voltage follower)型的放大器A1；連接在第1輸入端子T1與第1電容器C1的另一端之間的第1開關SA1；連接在第1電容器C1的另一端與放大器A1的非反相輸入(+)之間的第2開關SB1；連接在第2輸入端子T2與第2電容器C2的另一端之間的第3開關SA2；連接在第2電容器C2的另一端與放大器A1的非反相輸入(+)之間的第4開關SB2。首先，若將第2、第4開關SB1、SB2斷開，將第1、第3開關SA1、SA2接通，則供給到輸入端子T1、T2的電壓通過第1、第3開關SA1、SA2分別儲存在第1、第2電容器C1、C2中，在接下來的期間內，若將第1、第3開關SA1、SA2斷開，將第2、第4開關SB1、SB2接通，則在第1、第2電容器C1、C2間電荷被重新結合。在此，若將第1電容器C1與第2電容器C2的電容比設為2∶1，則放大器A1的非反相輸入(+)的電壓(因此輸出電壓Vout)成為(2×V(T1)+V(T2))/3，即將第1輸入端子T1與第2輸入端子T2的電壓內分為1∶2的電壓。
因此，可知放大器A1的輸出電壓也成為將第1輸入端子T1與第2輸入端子T2的電壓內分為1∶2的電壓。而且，若將第1電容器C1與第2電容器C2的電容比設定為1∶2，則輸出電壓Vout成為將第1輸入端子T1與第2輸入端子T2的電壓內分為2∶1的電壓。
根據本發明的一實施方式，如圖2所示，選擇電路12可以實現以下構成輸入電壓值互不相同的第1參考電壓A和第2參考電壓B，根據選擇信號，向所述第1、第2端子供給第1、第1參考電壓(A、A)、第1、第2參考電壓(A、B)、第2、第1參考電壓(B、A)、第2、第2參考電壓(B、B)中的任一對，最大能夠輸出4個互不相同的電壓電平。在圖2所示的例子中，(A、A)、(A、B)、(B、A)、(B、B)分別對應于Vo1、Vo2、Vo3、Vo4。另外，在圖3所示的例子中，(A、A)、(B、A)、(A、B)、(B、B)分別對應于Vo1、Vo2、Vo3、Vo4。
該選擇電路12，例如如圖8所示，構成為根據成為所述選擇信號的第1及第2信號D0、D1的共計2位來選擇第1、第2參考電壓，并輸出到第1、第2端子，具有第1開關301，其連接在第1參考電壓A和所述第1端子T1之間，向控制端子輸入所述第2信號的互補信號D1B；第2開關302，其連接在第1參考電壓A與所述第2端子T2之間，向控制端子輸入所述第1信號的互補信號D0B；第3開關303，其連接在第2參考電壓B與所述第1端子T1之間，向控制端子輸入第2信號D1；第4開關304，其連接在第2參考電壓B與所述第2端子T2之間，向控制端子輸入所述第1信號D0。
根據本發明一實施方式的輸出電路，將所述內分比設為1∶2或2∶1，設為所述第1端子的輸入電壓V(T1)的2倍電壓與第2端子的輸入電壓V(T2)之和是輸出電壓Vout的3倍，或者所述第2端子的輸入電壓V(T2)的2倍電壓與所述第1端子的輸入電壓V(T1)之和是輸出電壓Vout的3倍的關系，將所述第1、第2參考電壓A、B分別設為等間隔的第1乃至第4電平的電壓中的第1、第4電平，在選擇電路12中，輸出以基于第1、第1參考電壓(A、A)的對的選擇的輸出電壓和基于第2、第2參考電壓(B、B)的對的選擇的輸出電壓為兩端的共計4電平的電壓。
在其他實施方式中，本發明也可以構成為選擇電路12輸入電壓值互不相同的第1乃至第4參考電壓(A、B、C、D)，根據所述選擇信號，向所述第1、第2端子供給(01)第1、第1參考電壓(A、A)、(02)第1、第2參考電壓(A、B)、(03)第2、第1參考電壓(B、A)、
(04)第2、第2參考電壓(B、B)、(05)第1、第3參考電壓(A、C)、(06)第1、第4參考電壓(A、D)、(07)第2、第3參考電壓(B、C)、(08)第2、第4參考電壓(B、D)、(09)第3、第1參考電壓(C、A)、(10)第3、第2參考電壓(C、B)、(11)第4、第1參考電壓(D、A)、(12)第4、第2參考電壓(D、B)、(13)第3、第3參考電壓(C、C)、(14)第3、第4參考電壓(C、D)、(15)第4、第3參考電壓(D、C)、(16)第4、第4參考電壓(D、D)、中的任一對，最大能夠輸出4的平方個互不相同的電壓電平。
在本實施方式中，選擇電路也可以構成為根據成為選擇信號的第1乃至第4信號D0、D1、D2、D3等共計4位來選擇第1乃至第4參考電壓A、B、C、D，并輸出到第1、第2端子T1、T2。例如如圖32所示，具有第1及第2開關401、402，其連接在第1端子T1和第1參考電壓A的供給端子之間，向控制端子分別輸入第2信號的互補信號D1B與第4信號的互補信號D3B；第3及第4開關403、404，其連接在第2端子T2與第1參考電壓A的供給端子之間，向控制端子分別輸入第1信號的互補信號D0B與第3信號的互補信號D2B；第5及第6開關405、406，其連接在第1端子T1與第2參考電壓B的供給端子之間，向控制端子分別輸入第2信號D1與第4信號的互補信號D3B；第7及第8開關407、408，其連接在第2端子T2與第2參考電壓B的供給端子之間，向控制端子分別輸入第1信號D0與第3信號的互補信號D2B；第9及第10開關409、410，其連接在第1端子T1與第3參考電壓C的供給端子之間，向控制端子分別輸入第2信號的互補信號D1B與第4信號D3；第11及第12開關411、412，其連接在第2端子T2與第3參考電壓C的供給端子之間，向控制端子分別輸入第1信號的互補信號D0B與第3信號D2；第13及第14開關413、414，其連接在第1端子T1與第4參考電壓D的供給端子之間，向控制端子分別輸入第2信號D1與第4信號D3；第15及第16開關415、416，其連接在第2端子T2與第4參考電壓D的供給端子之間，向控制端子分別輸入第1信號D0與第3信號D2。
將第1信號的互補信號D0B共同輸入到控制端子的第3及第11開關403、411共用一個開關或由2個開關構成；將第1信號D0共同輸入到控制端子的第7及第15開關407、415共用一個開關或由2個開關構成；將第2信號D1共同輸入到控制端子的第5及第13開關405、413共用一個開關或由2個開關構成；將第2信號的互補信號D1B共同輸入到控制端子的第1及第9開關401、409共用一個開關或由2個開關構成。若用2個開關來構成第3及第11開關403、411、第7及第15開關407、415、第5及第13開關405、413、第1及第9開關401、409的各對的全部，則形成圖32所示的例子的構成，若各對共用1個開關，則成為例如圖12所示的構成(開關元件數為12)。
在本實施方式中，將所述內分比設為1∶2或2∶1，所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方的輸入電壓之和變為所述輸出電壓的3倍，將所述第1乃至第4參考電壓分別設為等間隔的第1乃至第16電平的電壓中的第1、第4、第13、第16電平，在所述選擇電路中，輸出以基于所述第1、第1參考電壓(A、A)的對的選擇的輸出電壓與基于所述第4、第4參考電壓(D、D)的對的選擇的輸出電壓為兩端的共計16電平的電壓。
在本發明的其他實施方式中，也可以成為針對最大能夠進行m的平方個(m2)以下的輸出的電壓電平，相鄰的至少一組電壓電平的間隔和其他相鄰的一組電壓電平的間隔不同的構成，以便具有非線性輸入輸出特性。
在本發明的另一實施方式中，以從能夠輸出的輸出電壓的下限到上限規定的輸出電壓的范圍被分割為互不重疊的多個區間，按照所述各區間，設置與各區間對應的、電壓電平互不相同的至少2個參考電壓，在所述區間中，根據所述多個(m個)參考電壓，最大輸出m的平方個電平的輸出電壓。
根據本發明涉及的顯示裝置的一實施方式，上述選擇電路12構成譯碼器電路，將來自生成多個電壓電平的灰度等級電壓產生電路14的多個電壓電平作為所述多個參考電壓來接收，將數字視頻數據作為所述選擇信號來輸入，上述放大電路13構成接收譯碼器電路的輸出并驅動數據線的驅動電路。
實施例以下參照附圖詳細地說明本發明的實施例。圖1是用于說明本發明的一實施例涉及的輸出電路的構成的圖。參照圖1，輸出電路11輸入不同的m個參考電壓，根據選擇信號，最大能夠輸出m的平方個電壓電平，輸出從其中選擇出的電壓。輸出電路11包括選擇電路12和放大電路13(也稱為“放大器”或“amplifier”)，選擇電路12輸入不同的m個參考電壓，根據選擇信號，可以向2個端子T1、T2輸出最大m的平方個組合電壓。關于放大電路13，雖然可以采用可輸出將T1、T2的電壓內插為1∶2或2∶1的電壓的放大器，但以下為了方便，對采用內插為1∶2的放大電路的情況進行說明。
放大電路13針對輸出到端子T1、T2的2個電壓V(T1)、V(T2)，根據其電壓差，輸出內分為1∶2的電壓。
圖1的輸出電路11在選擇信號為多位的數字數據信號時，可以用作DAC(數字模擬轉換器)，相對于能夠輸出的電壓電平數，可以減少輸入電壓數，可以節省面積地構成。作為多個(m個)參考電壓，優選供給恒壓，由電壓跟隨器等的輸出供給，該電壓跟隨器接收來自串聯設置在第1、第2電壓(基準電壓)之間的分壓用的電阻串(未圖示)的抽頭或在該抽頭的分壓電壓。
圖2是表示圖1所示的放大電路13的輸入輸出特性的輸入輸出電平對應關系圖。
在圖2中，相對于2個輸入電壓A、B，圖1的放大電路13可以輸出Vo1、Vo2、Vo3、Vo4等4個電壓電平。若將輸入到輸入端子T1、T2的電壓分別設為V(T1)、V(T2)，則在(V(T1)，V(T2))＝(A，B)時，放大電路13的輸出變為將輸入電壓A、B內分為1∶2的電壓、即Vo2，在(V(T1)，V(T2))＝(B，A)時，放大電路13的輸出變為將輸入電壓B、A內分為1∶2的電壓、即Vo3。在輸入到V(T1)、V(T2)的電壓相等的情況下((V(T1)，V(T2))＝(A，A)或(B，B))，圖1的放大電路13的輸出變為與輸入電壓相等的電壓(Vo1或Vo4)。而且，對于輸入到V(T1)、V(T2)的電壓相等且放大電路13的輸出等于輸入電壓的情況，由于此時的2個輸入電壓的電壓差為零，故也可以將等于輸入電壓的輸出電壓作為基于電壓差零的1∶2內插電壓進行考慮。
而且，在放大電路13為輸出將T1與T2的電壓內分為2∶1的電壓的放大器的情況下，如圖3所示，可知輸出Vo2與Vo3時的輸入電壓和圖2的輸入電壓相反。或者，也可以使輸入到T1與T2的電壓和圖2相反。這樣，在放大電路13為輸出內分為2∶1的電壓的放大器的情況下，如上所述，通過使1∶2內插時的T1與T2的輸入電壓相反，從而可以實現。并且，即使替換內分比，放大電路13輸出的4個電壓電平的兩端((V(T1)、V(T2))＝(A、A)及(B、B))也不會改變。
以下說明圖1的放大電路13的具體構成。
圖4是表示圖1的放大電路13的構成的一例。參照圖4，該放大電路是在電容器C1、C2中保持2個輸入電壓，利用其電容耦合來生成內分電壓的放大器。具有電壓跟隨器A1，其由在輸出端子Vout上連接輸出端及反相輸入端(-)、將施加在非反相輸入端(+)上的電壓輸出到輸出端子Vout的差動放大器構成；開關SA1、SB1，其在輸入端子T1與電壓跟隨器A1的非反相輸入端(+)之間連接為串聯形態；開關SA2、SB2，其在輸入端子T2與電壓跟隨器A1的非反相輸入端(+)之間連接為串聯形態；電容C1，其連接在開關SA1、SB1的連接點與GND之間；電容C2，其連接在開關SA2、SB2的連接點與GND之間。首先，若使開關SB1、SB2斷開，使開關SA1、SA2接通，則供給到輸入端子T1、T2的電壓通過開關SA1、SA2分別被儲存在電容器C1、C2中，在接下來的期間內，若使開關SA1、SA2斷開，使開關SB1、SB2接通，則在電容器C1、C2之間電荷重新結合，但通過將電容C1與C2的電容比預先設定為2∶1，從而電壓跟隨器A1的非反相輸入電壓變為(2×V(T1)+V(T2))/3，即將輸入端子T1與T2的電壓內分為1∶2的電壓。因此，電壓跟隨器A1的輸出電壓也變為將T1與T2的電壓內分為1∶2的電壓。而且，如果將電容C1與C2的電容比設定為1∶2，則輸出電壓變為將T1與T2的電壓內分為2∶1的電壓。
另外，作為圖1的放大電路13的其他例子，可以是圖5那樣的構成。該構成變為在圖22所示的現有的內插放大部4100中，相當于將差動對設為3個的情況，將端子T1固定連接在2個差動對的非反相輸入上，將端子T2固定連接在剩下的一個差動對的非反相輸入上的構成。在圖22所示的構成中，3個差動對的非反相輸入端中的一個例如固定連接在端子T1上，其他兩個必須可切換連接端子T1、T2的任一個。與圖22的構成不同，在圖5的構成中，3個差動對的非反相輸入端分別固定連接在輸入端子T1或輸入端子T2上。參照圖5，具備輸出對共同連接在成為負載電路的電流反射鏡(由晶體管110、111構成)上的3個差動對(差動晶體管對101、102與恒流源107、差動晶體管對103、104與恒流源108、差動晶體管對105、106與恒流源109)，差動對101、102的成為非反相輸入與反相輸入的晶體管101、102的柵極連接在端子T2與輸出端子上，差動對103、104的非反相輸入與反相輸入(晶體管103、104的柵極)連接在端子T1與輸出端子上，差動對105、106的非反相輸入與反相輸入(晶體管105、106的柵極)連接在端子T1與輸出端子上，放大器112將電流反射鏡110、111與差動對的輸出對的連接點電壓差動輸入，輸出端連接著輸出端子。
在圖5中，在以相同尺寸的晶體管構成3對差動晶體管對，將驅動每一個差動對的電流源107、108、109也設定為相等的情況下，可以將V(T1)與V(T2)內插為1∶2的電壓作為輸出電壓Vout輸出。
另外，在圖5中，在將輸入端子T1連接到1個非反相輸入，將輸入端子T2連接到剩下的2個非反相輸入的情況下，可以輸出將V(T1)與V(T2)內分為2∶1的電壓。
圖6是表示圖1的放大電路13的其他構成例的圖。參照圖6，該放大電路構成為在圖5的構成中，將驅動3個差動對的電流源共用化，以1個共用電流源來驅動3個差動對。該情況下，雖然輸出電壓精度稍有降低，但圖6的放大電路與圖5的放大電路同樣，可以輸出將V(T1)、V(T2)內分為1∶2的電壓。另外，同樣在將輸入端子T1連接到1個非反相輸入，將輸入端子T2連接到剩下的2個非反相輸入的情況下，可以輸出將V(T1)、V(T2)內分為2∶1的電壓。而且，在圖6中，放大器112在成為差動對的共用負載電路的電流反射鏡110、111的輸出端(晶體管的漏極)上連接輸入端，輸出端連接著輸出端子。
并且，圖4乃至圖6所示的放大電路，只不過是表示一例，本發明的放大電路當然不限于該構成。即，在本發明中，當然只要是能夠輸出將V(T1)、V(T2)內分為1∶2的電壓的放大電路，采用任意的電路構成都可以。
接著，對采用了具有圖2的輸入輸出特性的放大電路13的DAC(數字模擬轉換器，圖1)進行說明。放大電路13并未限于圖4乃至圖6的構成，可以采用具有圖2的輸入輸出特性的任意放大器。
首先，對選擇2個輸入電壓A、B后輸入到第1、第2輸入端子T1、T2，并輸出4個電壓電平(Vo1～Vo4)的譯碼器進行說明。
圖7是表示通過2位數據D1、D0來控制圖2對應的2個輸入電壓A、B向輸入端子T1、T2的4種輸入控制(選擇)的2位數據輸入譯碼器的輸入輸出對應關系的圖。將輸入電壓A、B分別設定為等間隔的第1至第4電壓電平中的第1與第4電壓電平。雖然沒有圖示圖3所對應的2位數據輸入譯碼器的輸入輸出對應關系，但只需調換圖7的V(T1)與V(T2)即可。
圖8是表示可以實現圖7的控制的2位譯碼器(Nch)的電路構成的一例的圖。參照圖8，該譯碼器電路具備晶體管開關301、302，其分別連接在電壓A(電壓A的供給端子)與端子T1、T2之間，并分別向控制端子輸入數據位信號D1B、D0B；晶體管開關303、304，其分別連接在電壓B(電壓B的供給端子)與端子T1、T2之間，并分別向控制端子輸入數據位信號D1、D0；在(D1，D0)＝(0，0)、(0，1)、(1，0)、(1，1)時，導通的晶體管對變為(301、302)、(301、304)、(303、302)、(303、304)，如圖7所示，向端子T1、T2傳輸(A，A)、(A，B)、(B，A)、(B，B)。
圖8所示的譯碼器僅由2個輸入電壓和4個晶體管構成。一般的2位譯碼器(Nch)需要4個輸入電壓和至少6個晶體管，即使與此相比，圖8的譯碼器也成為非常簡單的構成。而且，各位信號(D1、D0)及其反相信號的順序可以是任意的。另外，對于Pch譯碼器，雖然未圖示，但在Nch譯碼器中通過將數字數據反相輸入的構成(將DX設為DXB，將DXB設為DX(圖7中X＝0，1))而簡單地實現。
圖9是表示采用了圖8所示的譯碼器電路與圖5的差動放大器的2位DAC的輸出波形的圖。在圖9中示出使2位數據(D1，D0)在一定期間順次變化為(0，0)→(0，1)→(1，0)→(1，1)時的、端子T1、T2的電壓V(T1)、V(T2)及差動放大器的輸出電壓Vout的輸出波形。輸入電壓A、B設為A＝4.9V、B＝5.2V，輸出電壓的各電平以0.1V的電壓差設定。根據圖9，可以確認根據2位數據，可以高精度地輸出0.1V間隔的4個電平(4.9V、5.0V、5.1V、5.2V)。
接著，對本發明涉及的4位DAC的實施例進行說明。放大電路13在即使增大提供給端子T1、T2的2個輸入電壓的電壓差、也能進行高精度輸出的情況下，通過不僅進行最鄰近的電平間的輸入電壓之間的內插，也進行與2個相鄰或3個相鄰的輸入電壓的內插，從而能夠進行輸出電平擴展。若利用該原理，則最大能夠進行輸入電壓數的平方個輸出。其中，放大電路13優選可以輸出將輸入到端子T1、T2的電壓V(T1)、V(T2)內分為1對2或2對1的內插(內分)電壓。
圖10是表示能向圖1的放大電路13輸入的輸入電壓數m為4個(m＝4)時的輸入輸出電平對應的一例的圖。該圖10是采用了將輸入到端子T1、T2的電壓V(T1)、V(T2)內插輸出為1對2的放大電路13時的例子。
如圖10所示，通過將4個輸入電壓A、B、C、D選擇輸入到輸入端子T1、T2，從而最大可以輸出作為輸入電壓數m＝4的平方個的16個電壓電平(Vo1～Vo16)。而且，在放大電路13構成為輸出將輸入到端子T1、T2的電壓V(T1)、V(T2)內分為1對2的內插(內分)電壓的情況下，可以將16個輸出電壓設為等間隔。其中，此時，輸入電壓A、B、C、D分別設定為第1(Vo1)、第4(Vo4)、第13(Vo13)、第16(Vo16)電壓電平。而且，在放大電路13輸出將輸入到端子T1、T2的電壓V(T1)、V(T2)內分為2對1的電壓的構成中，在圖10中調換T1與T2。
圖11是表示4位DAC的輸入輸出特性的輸入輸出電平對應關系圖。參照圖11，對將4個輸入電壓A、B、C、D選擇輸入到輸入端子T1、T2，輸出4個輸入電壓的平方個的16個電壓電平的DAC進行說明。4個輸入電壓A、B、C、D向輸入端子T1、T2的16種輸入選擇，由4位數據D3、D2、D1、D0來控制。而且，圖11的電平編號可以對應于圖10的電壓電平(Vo1～Vo16)。另外，放大電路13也能輸出將輸入到端子T1、T2的電壓V(T1)、V(T2)內分為1對2的內插(內分)電壓，使16個輸出電壓等間隔。
而且，將第1乃至第4參考電壓A、B、C、D分別設定為第1、第4、第13、第16電平，選擇電路12根據4位的選擇信號D3、D2、D1、D0，可以將(01)第1、第1參考電壓(A、A)、(02)第1、第2參考電壓(A、B)、(03)第2、第1參考電壓(B、A)、(04)第2、第2參考電壓(B、B)、(05)第1、第3參考電壓(A、C)、(06)第1、第4參考電壓(A、D)、(07)第2、第3參考電壓(B、C)、(08)第2、第4參考電壓(B、D)、(09)第3、第1參考電壓(C、A)、(10)第3、第2參考電壓(C、B)、(11)第4、第1參考電壓(D、A)、(12)第4、第2參考電壓(D、B)、(13)第3、第3參考電壓(C、C)、(14)第3、第4參考電壓(C、D)、(15)第4、第3參考電壓(D、C)、
(16)第4、第4參考電壓(D、D)對的任一個供給到放大電路13的第1、第2端子T1、T2。并且，在放大電路13的內分比為1∶2時，第1端子電壓V(T1)的2倍與第2端子電壓V(T2)之和等于輸出電壓Vout的3倍，能夠輸出第1乃至第16電壓電平。
還有，在放大電路13的內分比為2∶1時，通過將端子T1與T2的輸入電壓設定為與上述相反，從而可以得到完全相同的輸出。此時，第1端子電壓V(T1)與第2端子電壓V(T2)的2倍之和等于輸出電壓Vout的3倍，能夠輸出第1乃至第16電壓電平。
圖12是表示實現圖11所例示的控制的4位譯碼器(Nch)的構成的一例的圖。參照圖12，在該譯碼器中，是分為高位2位(D3、D2)和低位2位(D1、D0)，將低位2位相對于高位2位共有化并削減了晶體管數的構成。在圖12所示的例子中，可以由4個輸入電壓與12個晶體管401～412來構成(在圖32的構成中為4個輸入電壓與16個晶體管401～416)。而且，各位信號D3、D2、D1、D0及其反相信號的順序可以是任意的。
參照圖12，該譯碼器電路(選擇電路)備有連接在第1參考電壓(A電平1)與所述第1端子T1之間，并將D1B與D3B分別輸入到控制端子的第1及第2開關401、402；連接在第1參考電壓A與第2端子T2之間，并將D0B與D2B分別輸入到控制端子的第3及第4開關403、404；連接在第2參考電壓(B電平4)與第1端子T1之間，并將D1與D3B分別輸入到控制端子的第5及第6開關405、406；連接在第2參考電壓B與第2端子T2之間，并將D0與D2B分別輸入到控制端子的第7及第8開關407、408；連接在第3參考電壓(C電平13)與第1及第2開關401、402的連接點之間，并將D3輸入到控制端子的第9開關409；連接在第3參考電壓C與第3及第4開關403、404的連接點之間，并將D2輸入到控制端子的第10開關410；連接在第4參考電壓(D電平16)與第5及第6開關405、406的連接點之間，并將D3輸入到控制端子的第11開關411；連接在第4參考電壓D與所述第7及第8開關407、408的連接點之間，并將D2輸入到控制端子的第12開關412。即，晶體管的數為401～412的共計12個。
圖13是表示圖12的另一變形例的圖，是分為高位2位(D3、D2)與低位2位(D1、D0)，將高位2位相對于低位2位共有化來削減晶體管數的構成。參照圖13，備有連接在第1參考電壓A(電平V1)與第1端子T1之間，并將D1B與D3B分別輸入到控制端子的第1及第2開關401、402；連接在第1參考電壓A與第2端子T2之間，并將D0B與D2B分別輸入到控制端子的第3及第4開關403、404；連接在第2參考電壓B(電平V4)與所述第1及第2開關401、402的連接點之間，并將D1輸入到控制端子的第5開關405；連接在第2參考電壓B與所述第3及第4開關403、404的連接點之間，并將D0輸入到控制端子的第6開關406；連接在第3參考電壓C(電平V13)與第1端子T1之間，并將D1B與D3分別輸入到控制端子的第7及第8開關407、408；連接在第3參考電壓C與第2端子T2之間，并將D0B與D2分別輸入到控制端子的第9及第10開關409、410；連接在第4參考電壓D(電平V16)與第7及第8開關407、408的連接點之間，并將D1輸入到控制端子的第11開關411；連接在第4參考電壓D與所述第9及第10開關409、410的連接點之間，并將D0輸入到控制端子的第12開關412。該情況下晶體管數也為12個。
這樣，作為譯碼器的電路構成，各種各樣的構成是可能的，由于其構成不同，晶體管數也稍有不同。但是，無論何種構成，都成為經由將D1B與D3B分別輸入到控制端子的2個開關連接第1參考電壓A與第1端子T1之間；經由將D0B與D2B分別輸入到控制端子的2個開關連接第1參考電壓A與第2端子T2之間；經由將D1與D3B分別輸入到控制端子的2個開關連接第2參考電壓B與第1端子T1之間；經由將D0與D2B分別輸入到控制端子的2個開關連接第2參考電壓B與第2端子T2之間；經由將D1B與D3分別輸入到控制端子的2個開關連接第3參考電壓C與第1端子T1之間；經由將D0B與D2分別輸入到控制端子的2個開關連接第3參考電壓C與第2端子T2之間；經由將D1與D3分別輸入到控制端子的2個開關連接第4參考電壓D與第1端子T1之間；經由將D0與D2分別輸入到控制端子的2個開關連接第4參考電壓D與第2端子T2之間的構成。在以下的譯碼器的說明中，以晶體管數較少的代表性構成為例進行說明。而且，與參照圖12、圖13說明的4位譯碼器的變形例同樣，即使在以下所說明的本發明的多位譯碼器的代表性構成中，也可以成為與經由將選擇用信號輸入到控制端子的多個開關來連接規定的參考電壓與規定的端子(T1或T2)的構成相同的變形例。
在相同的4位譯碼器中，如果與圖24所示的現有的譯碼器(圖21的譯碼器984的具體例)相比，則圖12、圖13不僅可以削減輸入電壓數(參考電壓的個數)，構成譯碼器電路的晶體管數也在相對于圖24的30個而在圖12、圖13所示的構成中僅有12個的狀況，被大幅度削減，可以實現節省面積化。
即使對于4位以上的數據輸入的譯碼器，同樣也可以說節省面積的效果高。因此，通過采用本發明，從而可以大幅度簡化譯碼器并能進行節省面積化。
圖14是表示在圖1的數字模擬轉換器(DAC)中，作為選擇電路12采用圖12、圖13所示的譯碼器電路，作為放大電路13采用圖5所示的差動放大器的4位DAC的輸出波形的圖。圖14是在一定期間內使4位數據D3、D2、D1、D0順次變化為(0，0，0，0)→(0，0，0，1)→(0，0，1，0)→…→(1，1，1，1)時的端子T1、T2的電壓V(T1)、V(T2)及DAC輸出電壓Vout的輸出波形。輸入電壓A、B、C、D分別設為5.00V、5.06V、5.24V、5.30V，輸出電壓Vout的相鄰電平間的電壓差設定為20mV。通過圖14可以確認根據從(0，0，0，0)到(1，1，1，1)為止的4位數據，可以高精度地輸出從5.0V到5.3V為止、20mV間隔的16個電平。
接下來，作為本發明的其他實施例，對6位DAC的構成進行說明。圖15是表示本實施例的6位DAC的輸入輸出特性的輸入輸出電平對應關系的圖。在該例中，就向輸入端子T1、T2選擇輸入8個輸入電壓A、B、C、D、E、F、G、H中的2個(包含相同電壓的情況)，輸出8個輸入電壓的平方個的64個電壓電平的DAC進行說明。8個輸入電壓A、B、C、D、E、F、G、H向輸入端子T1、T2的64種輸入選擇，由6位數據D5、D4、D3、D2、D1、D0來控制。而且，在放大電路13可以輸出將輸入到端子T1、T2的電壓V(T1)、V(T2)內分為1對2的內插(內分)電壓時，可以使64個輸出電壓等間隔。另外，此時輸入電壓A、B、C、D、E、F、G、H設定為第1、第4、第13、第16及第49、第52、第61、第64電壓電平。并且，在放大電路13輸出將輸入到端子T1、T2的電壓V(T1)、V(T2)內分為2對1的電壓的構成中，在圖15中調換T1與T2。
若將8個參考電壓A～H分別設為第01、第04、第13、第16、第49、第52、第61、第64電平(V1、V4、V13、V16、V49、V52、V61、V64)，則選擇電路(譯碼器電路)12根據6位的數據信號(選擇信號)，可以向放大電路13的第1、第2端子T1、T2供給(01)第1、第1參考電壓(A、A)、(02)第1、第2參考電壓(A、B)、(03)第2、第1參考電壓(B、A)、(04)第2、第2參考電壓(B、B)、(05)第1、第3參考電壓(A、C)、(06)第1、第4參考電壓(A、D)、(07)第2、第3參考電壓(B、C)、(08)第2、第4參考電壓(B、D)、(09)第3、第1參考電壓(C、A)、(10)第3、第2參考電壓(C、B)、
(11)第4、第1參考電壓(D、A)、(12)第4、第2參考電壓(D、B)、(13)第3、第3參考電壓(C、C)、(14)第3、第4參考電壓(C、D)、(15)第4、第3參考電壓(D、C)、(16)第4、第4參考電壓(D、D)、(17)第1、第5參考電壓(A、E)、(18)第1、第6參考電壓(A、F)、(19)第2、第5參考電壓(B、E)、(20)第2、第6參考電壓(B、F)、(21)第1、第7參考電壓(A、G)、(22)第1、第8參考電壓(A、H)、(23)第2、第7參考電壓(B、G)、(24)第2、第8參考電壓(B、H)、(25)第3、第5參考電壓(C、E)、(26)第3、第6參考電壓(C、F)、(27)第4、第5參考電壓(D、E)、(28)第4、第6參考電壓(D、F)、(29)第3、第7參考電壓(C、G)、(30)第3、第8參考電壓(C、H)、(31)第4、第7參考電壓(D、G)、(32)第4、第8參考電壓(D、H)、(33)第5、第1參考電壓(E、A)、(34)第5、第2參考電壓(E、B)、(35)第6、第1參考電壓(F、A)、(36)第6、第2參考電壓(F、B)、(37)第5、第3參考電壓(E、C)、(38)第5、第4參考電壓(E、D)、(39)第6、第3參考電壓(F、C)、(40)第6、第4參考電壓(F、D)、
(41)第7、第1參考電壓(G、A)、(42)第7、第2參考電壓(G、B)、(43)第8、第1參考電壓(H、A)、(44)第8、第2參考電壓(H、B)、(45)第7、第3參考電壓(G、C)、(46)第7、第4參考電壓(G、D)、(47)第8、第3參考電壓(H、C)、(48)第8、第4參考電壓(H、D)、(49)第5、第5參考電壓(E、E)、(50)第5、第6參考電壓(E、F)、(51)第6、第5參考電壓(F、E)、(52)第6、第6參考電壓(F、F)、(53)第5、第7參考電壓(E、G)、(54)第5、第8參考電壓(E、H)、(55)第6、第7參考電壓(F、G)、(56)第6、第8參考電壓(F、H)、(57)第7、第5參考電壓(G、E)、(58)第7、第6參考電壓(G、F)、(59)第8、第5參考電壓(H、E)、(60)第8、第6參考電壓(H、F)、(61)第7、第7參考電壓(G、G)、(62)第7、第8參考電壓(G、H)、(63)第8、第7參考電壓(H、G)、(64)第8、第8參考電壓(H、H)的對的任一個。而且，放大電路13的內分比為1∶2時，第1端子電壓V(T1)的2倍與第2端子電壓V(T2)之和等于輸出電壓Vout的3倍，能夠輸出第1乃至第64電壓電平。并且，在放大電路13的內分比為2∶1時，通過將圖15的T1與T2的輸入電壓設定為與上述相反，從而可以得到完全相同的輸出。此時，第1端子電壓V(T1)與第2端子電壓V(T2)的2倍之和等于輸出電壓Vout的3倍，能夠輸出第1乃至第64電壓電平。
圖16是可以實現圖15的控制的6位譯碼器(Nch)的構成例。圖16是按每2位分為(D5，D4)、(D3，D2)、(D1，D0)，將高位位相對于低位位共有化而削減晶體管數的構成。
參照圖16，該譯碼器電路備有連接在第1參考電壓A(V1)與第1端子T1之間，并將D1B、D3B與D5B分別輸入到控制端子的第1乃至第3開關501～503；連接在第1參考電壓A與第2端子T2之間，并將D0B、D2B與D4B分別輸入到控制端子的第4乃至第6開關504～506；連接在第2參考電壓B(V4)與第1及第2開關501、502的連接點之間，并將D1輸入到控制端子的第7開關507；連接在第2參考電壓B與所述第4及第5開關504、505的連接點之間，并將D0輸入到控制端子的第8開關508；連接在第3參考電壓C(V13)與第2及第3開關502、503的連接點之間，并將D1B與D3分別輸入到控制端子的第9及第10開關509、510；連接在第3參考電壓C與第5及第6開關505、506的連接點之間，并將D0B與D2分別輸入到控制端子的第11及第12開關511、512；連接在第4參考電壓D(V16)與第9及第10開關509、510的連接點之間，并將D1輸入到控制端子的第13開關513；連接在第4參考電壓D與第11及第12開關511、512的連接點之間，并將D0輸入到控制端子的第14開關514；連接在第5參考電壓E(V49)與第1端子T1之間，并將D1B、D3B與D5分別輸入到控制端子的第15乃至第17開關515～517；連接在第5參考電壓E與第2端子T2之間，并將D0B、D2B與D4分別輸入到控制端子的第18乃至第20開關518～520；連接在第6參考電壓F(V52)與第15及第16開關515、516的連接點之間，并將D1輸入到控制端子的第21開關521；連接在第6參考電壓F與第18及第19開關518、519的連接點之間，并將D0輸入到控制端子的第22開關522；連接在第7參考電壓G(V61)與第16及第17開關516、517的連接點之間，并將D1B與D3分別輸入到控制端子的第23及第24開關523、524；連接在第7參考電壓G與第19及第20開關519、520的連接點之間，并將D0B與D2分別輸入到控制端子的第25及第26開關525、526；連接在第8參考電壓H(V64)與第23及第24開關523、524的連接點之間，并將D1輸入到控制端子的第27開關527；連接在第8參考電壓H與第25及第26開關525、526的連接點之間，并將D0輸入到控制端子的第28開關528。圖16所示的構成可以由8個輸入電壓A～H(V1、V4、V13、V16、V49、V52、V61、V64)和28個晶體管501～528來構成。因此，如果利用本發明，則可以大幅度簡化譯碼器，能夠節省面積。而且，各位信號D5、D4、D3、D2、D1、D0及其反相信號的順序是任意的。另外，經由將規定的信號輸入到控制端子的多個開關來連接規定的參考電壓與規定的端子(T1或T2)的構成，如果與圖16相同，則能夠進行任意的變更。
圖17是表示在圖1的數字模擬轉換器(DAC)中，作為選擇電路12采用圖16所示的譯碼器電路、作為圖1的放大電路13采用圖5的差動放大器的6位DAC的輸出波形的圖。在圖17中示出在一定期間內使6位數據D5、D4、D3、D2、D1、D0順次變化為例如(0，0，0，0，0，0)→(0，0，0，0，0，1)→(0，0，0，0，1，0)→…→(1，1，1，1，1，1)時的端子T1、T2的電壓V(T1)、V(T2)及DAC輸出電壓Vout的輸出電壓波形。輸入電壓A、B、C、D、E、F、G、H分別設為5.00V、5.01V、5.04V、5.05V、5.16V、5.17V、5.20V、5.21V，輸出電壓Vout的相鄰電平間的電壓差設定為3.3mV。通過圖17可以確認根據6位數據，可以高精度地輸出從5.01V到5.21V為止、3.3mV間隔的64個電平。
以上，對在2、4、6位的數據輸入的DAC中，輸出輸入電壓數的平方個電壓電平的情況進行了說明。而且，雖然輸入電壓數m可以是任意的，但在輸出等間隔的電壓電平的情況下，輸入電壓數優選設定為m＝2、4、8等2的冪乘個(m＝2的K次方，其中K為1以上的整數)。該情況下，用2K位的數字數據來選擇輸入電壓數(2K個)的平方個(＝4K個)的連續的輸出電平(第1～4K電平)，另外各輸入電壓設定為下式(1)給出的順序的電平。
{1+a1×4(K-1)+a2×4(K-2)+a3×4(K-3)+…+aK×4(K-K)}…(1)其中，在上式(1)中，系數a1、a2、a3、…取0或3。
例如，在K＝1時，輸入電壓數m為m＝2，2個輸入電壓為連續的4個輸出電平(1電平～4電平)中、(1+a1)電平(a1＝0，3)。即，如圖7所示，輸入電壓A、B為電平1、4。
另外，在K＝2時，輸入電壓數m為m＝4，4個輸入電壓變為連續的16個輸出電平中的、{1+a1×4+a2}電平(a1、a2＝0，3)。即，如圖11所示，4個輸入電壓A、B、C、D為電平1(a1＝a2＝0)、電平4(a1＝0，a2＝3)、電平13(a1＝3，a2＝0)、電平16(a1＝a3＝3)。
在K＝3時，輸入電壓數m為m＝8，8個輸入電壓變為連續的64個輸出電平中的、{1+a1×4+a2×16+a3}電平(a1、a2、a3＝0，3)，系數的組(a1，a2，a3)＝(0，0，0)、(0，0，3)、(0，3，0)、(0，3，3)、(3，0，0)、(3，0，3)、(3，3，0)、(3，3，3)所分別對應的電平1、4、13、16、49、52、61、64變為圖15所示的輸入電壓A～H。
即，與2、4、6的2K位的數據輸入的DAC(圖7、圖11、圖15)各自的輸入電壓的設定一致。這對于K＝4以上也同樣成立。
而且，即使為2的冪乘個以外的輸入電壓數，也能進行其平方個輸出，但規則性的輸出電平的設定有些困難。
通過組合到此為止說明的本發明，從而可以應用于液晶驅動器用DAC(數字模擬轉換器)。即，液晶驅動器用DAC需要根據γ曲線(curve)來調節灰度等級電壓的間隔。γ曲線在中間灰度等級幾乎為直線，但如圖19所示，在最高位灰度等級附近或最低位灰度等級附近傾斜度改變。因此，可以設計在灰度等級特性為直線的中間灰度等級中采用輸入電壓數4(16分割)、輸入電壓數8(64分割)的譯碼器，在灰度等級特性為曲線的最高位灰度等級附近或最低位附近采用分割數少的輸入電壓數為2(分割數4)的譯碼器等組合為任意灰度等級特性曲線的譯碼器。
圖18是對液晶用途等顯示裝置的數據驅動器適用本發明的構成。參照圖18，以上述實施例來構成譯碼器12與放大電路(放大器)13。鎖存地址選擇器、鎖存器等電路塊與圖21同樣。在圖18所示的構成中，通過將本發明適用于DAC整體或中間灰度等級的部分，從而即使增加分割數，也無需變更放大器的構成，由于可以大幅度削減構成此時的譯碼器12的晶體管數，故數據驅動器整體的節省面積化也可以實現。另外，在灰度等級電壓產生電路14中，生成上述各實施例的參考電壓。因此，即使在灰度等級電壓產生電路14中也可以大幅度削減所生成的電壓數。
而且，灰度等級電壓產生電路14可以設為將其一部分或全部設置在數據驅動器的外部的構成。另外，在將本發明應用于DAC的情況下，希望輸入到1個區間的多個參考電壓相對于灰度等級值盡量設定為線性。以下對該理由進行說明。例如在圖11所示的情況下，即在參考電壓數為4個、輸出16電平的區間中，由于16個輸出電壓電平通過參考電壓的運算來生成，故在相對于灰度等級值而將參考電壓設定為線性的情況下，16個輸出電平全部為線性。另一方面，在參考電壓沒有被設定為線性的情況下，不僅16個輸出電平沒有變為線性，而且根據情況的不同，成為灰度等級翻轉的原因。這對于顯示裝置的驅動電路來說是致命的。由此，希望參考電壓相對于灰度等級值設定為線性。此外，在液晶數據驅動器等根據γ曲線來進行調整的情況下，希望灰度等級電壓產生電路14調整區間兩端的電平所對應的灰度等級電壓。若將區間的中間電平所對應的電壓設為調整點，則輸入到該區間的參考電壓未被設定為線性，因此產生上述問題。
以上，雖然對本發明涉及的差動放大器及使用其的DAC的實施例進行了說明，但本發明涉及的差動放大器及DAC不止是形成于硅基板上的LSI電路，也能是置換為形成于玻璃或塑料等絕緣性基板上的沒有背面柵極(back gate)的薄膜晶體管的構成。
再者，采用了本發明涉及的差動放大器及DAC的數據驅動器，可以用作圖20所示的液晶顯示裝置的數據驅動器980。具備本發明涉及的差動放大器及DAC的數據驅動器980通過減小譯碼器面積，從而低成本化成為可能，使用其的液晶顯示裝置的低成本化也可以實現。而且，圖20所示的液晶顯示裝置也可以構成為，將數據驅動器980作為硅LSI單獨地形成后連接在顯示部960上，或者也可以采用多晶硅TFT(薄膜晶體管)等，通過形成電路而在玻璃基板等絕緣性基板上與顯示部960一體地形成。特別是，在將數據驅動器與顯示部一體地形成的情況下，根據本發明，通過減小數據驅動器的面積，從而窄框化(縮短顯示部960的外周與基板外周的寬度)也成為可能。
也包含其他方式，即使對于這種顯示裝置的數據驅動器的任一個，通過采用本發明涉及的差動放大器及DAC，從而可以促進顯示裝置的低成本化或窄框化。例如，與液晶顯示裝置同樣，即使對于向數據線輸出多值電平的電壓信號后進行顯示的有源矩陣驅動方式的有機EL顯示器等顯示裝置，當然也可以采用本發明涉及的差動放大器。
用上述實施例說明的差動放大器由MOS晶體管構成，在液晶顯示裝置的驅動電路中，例如也可以由多晶硅構成的MOS晶體管(TFT)來構成。另外，在上述實施例中，雖然示出適用于集成電路的例子，但當然也可以適用于分立(discrete)元件構成。
以下，對本說明書第7頁第29行～第8頁第13行以及第31頁第26行～第32頁第18行的說明進一步補充。在本發明涉及的數字模擬轉換電路中，在輸入電壓數m為2的冪次方個(m＝2K，其中K為正整數)、輸出電壓數為4K個的情況下，用于選擇輸出電壓的數字數據信號最小為2K位。這是因為可以通過作為二進制的數字數據可以選擇的數是用2的位數次方來規定的，即，2的2K次方為4K，從對應于上述輸出電壓數的情況來看也是容易理解的。而且，在上述實施例中，針對將圖8、圖12、圖13、圖16說明的數字數據信號在下面擴展為2K位(其中K為正整數)的情況，說明數字數據信號為2、4、6位時的譯碼器構成例。圖30是表示數字數據信號為2K位的本實施例的譯碼器(選擇電路)的構成。
參照圖30，該譯碼器是通過2K位的數字數據信號來選擇2的K次方(2K)個輸入電壓V(1)、V(2)、V(3)、…、V(2K)，并輸出到端子T1、T2的譯碼器構成。圖30的譯碼器由從第1列到第K列為止的電路塊組構成，各電路塊組由單個或多個電路塊61構成。電路塊61構成為在4個輸入端子I1～I4接收電壓信號，將根據2位信號而選擇出的電壓信號由2個輸出端子O1、O2輸出。
第1列電路塊組由2的(K-1)次方個電路塊61構成。此時，各電路塊61分別與4個輸入端子的I1與I2及I3與I4共同連接，向其2個輸入端輸入第1乃至第2K參考電壓(V(1)～V(2K))的各2個。而且，在各電路塊61中，所輸入的2個參考電壓根據數字數據信號的第1、第2位信號D0、D1而被選擇，并作為2個輸出電壓信號而被輸出到端子O1、O2。
第2列電路塊組由2的(K-2)次方個電路塊61構成。此時各電路塊61分別向4個輸入端子I1～I4輸入第1列電路塊組的各2個電路塊61的輸出電壓信號(共計4個)。并且，在各電路塊61中，所輸入的4個電壓信號根據數字數據信號的第3、第4位信號D2、D3而被選擇，并作為2個輸出電壓信號而被輸出到端子O1、O2。
以下同樣，也可以構成第3列以后的電路塊組。而且，若使用變量F來說明，則第F列(F為從3到K-1的正整數)的電路塊組由2的(K-F)次方個電路塊61構成。此時，各電路塊61分別向4個輸入端子I1～I4輸入第F-1列電路塊組的各2個電路塊61的輸出電壓信號(供給4個)。而且，在各電路塊61中，所輸入的4個電壓信號根據數字數據信號的第2F-1、第2F位信號D(2F-2)、D(2F-1)而被選擇，并作為2個輸出電壓信號而被輸出到端子O1、O2。
第K列電路塊組由1個電路塊61構成。此時電路塊61向4個輸入端子I1～I4輸入第K-1列電路塊組的2個電路塊61的輸出電壓信號(共計4個)。并且，在電路塊61中，所輸入的4個電壓信號根據數字數據信號的第2K-1、第2K位信號(D(2K-2)，D(2K-2))而被選擇，并作為2個輸出電壓信號，經由端子O1、O2而被分別輸出到端子T1、T2。
特別是，在K＝1的情況下，僅構成上述第1列的電路塊組，由1個電路塊61構成。此時，電路塊61構成為輸入第1、第2參考電壓V(1)、V(2)，根據第1、第2位信號D0、D1進行選擇，并作為2個輸出電壓，經由端子O1、O2而被分別輸出到端子T1、T2。而且，電路塊61可以采用圖31的構成。
圖31的電路塊61是2位譯碼器(Nch晶體管)的構成例。參照圖31，該譯碼器由以下部件構成連接在端子I3、I1與端子O1之間，并將數據位信號DY及其反相信號DYB分別輸入到控制端子的晶體管開關703、701；連接在端子I4、I2與端子O2之間，并將數據位信號DX及其反相信號DXB分別輸入到控制端子的晶體管開關704、702。并且，信號DX、DY，DY設為比DX還高位的位。
在圖30的譯碼器中，作為電路塊61，通過采用圖31的構成，從而在K＝1時變為與圖8同等的構成，在K＝2的情況下變為與圖14同等的構成。即，圖30所示的構成是將本發明的譯碼器以節省元件數來實現的譯碼器構成的一例。
另外，在上述實施例中，說明了作為譯碼器的構成例，即使是表示圖8、圖12、圖13、圖16并具有相同功能的譯碼器，有時根據其構成的不同，晶體管數也不同。此外，也說明了可以分別組合多個上述所說明的輸入電壓數m為2、4、8等2的冪次方個且m的值相同的譯碼器或m的值不同的譯碼器的情況。特別是，若輸出電壓數變得非常多，則根據譯碼器的構成情況，晶體管數也大為不同，大大地左右譯碼器的面積，因此以下對輸入電壓數非常多時的譯碼器構成與晶體管數的關系進行說明。
圖25及圖26是用于說明本發明優選的2個不同譯碼器的構成的圖，是表示圖18所示的數據驅動器的灰度等級電壓產生電路14及1輸出份的譯碼器12與放大電路(放大器)13的構成的圖。
譯碼器12，作為1輸出份的譯碼器整體或其一部分，備有S個具有輸入電壓數m和與其對應的m2個輸出電壓電平的區間(m2輸出區間)。將該S個區間設為譯碼器塊12A(圖25)、譯碼器塊12B(圖26)。而且，為了使說明容易，設為在S個各區間內輸出電壓電平沒有重復。即，圖25的譯碼器塊12A的輸入電壓設為(m×S)個，與其對應的輸出電壓電平設為(m2×S)個。圖26的譯碼器塊12B的輸入電壓也設為(m×S)個，與其對應的輸出電壓電平設為(m2×S)個。
此外，向譯碼器塊12A輸入位組L、M、N。向譯碼器塊12B也輸入位組L、M、N。
位組L、M、N是從輸入到譯碼器12的數字數據之中選擇所需的位也包含重復在內而被分配的。另外，參照圖25，(m×S)個輸入電壓由灰度等級電壓產生電路14生成并輸入到譯碼器塊12A中。參照圖26，(m×S)個輸入電壓由灰度等級電壓產生電路14生成并輸入到譯碼器塊12B中。
在圖25、圖26中，放大電路13放大將輸入到端子T1、T2的電壓以1對2或2對1的內分比內分了的電壓后輸出。放大電路13例如為圖4、圖5、圖6所示的構成。
首先，對圖25的譯碼器塊12A的構成進行說明。譯碼器塊12A由輸入位組L的第1～第S電路塊41、輸入位組M的第1及第2電路塊42、輸入位組N的電路塊43構成。在譯碼器塊12A中，第1～第S電路塊41根據位組L從每個區間內的m個輸入電壓之中選擇也包含重復在內的2個電壓。
第1電路塊42將以第1～第S電路塊41的每一個選擇出的2個電壓的一方電壓(共計S個)作為輸入，第2電路塊42輸入以第1～第S電路塊41的每一個選擇出的2個電壓的另一方電壓(共計S個)，第1及第2電路塊42根據位組M從S個輸入電壓之中分別選擇某個區間的1個電壓。此時，位組M成為從譯碼器塊12A的S個區間選擇上述某一個區間的位。
電路塊43輸入第1及第2電路塊42的每一個選擇出的電壓(共計2個)，根據位組N選擇譯碼器塊12A的S個區間與除此以外的區間，位組N在選擇S個區間時將2個輸入電壓分別輸出到端子T1、T2。
而且，作為電路塊41，根據輸入電壓數，可以采用作為上述實施例說明過的圖8、圖12、圖13、圖16、圖30等的構成。另外，作為電路塊42，可以采用圖24的淘汰晉級(tournament)型譯碼器等，可以根據輸入電壓數來最佳化。
圖25的譯碼器12的構成與晶體管數的關系是在1區間的輸入電壓數m大、區間數S小的時候，成為晶體管數比較少的譯碼器構成。這是因為電路塊41的輸入電壓數m越大，電路塊41的元件效率(相對于現有的同等電路的元件削減率)變得越高。
接著，對圖26的譯碼器塊12B的構成進行說明。譯碼器塊12B由輸入位組M的第1～第m電路塊52、輸入位組L的電路塊51、輸入位組N的電路塊53構成。在譯碼器塊12B中，第1～第m電路塊52首先從S個的各區間輸入區間內相同順序的輸入電壓(共計S個)，根據位組M，從S個輸入電壓之中分別選擇某個區間的1個電壓。此時，位組M成為選擇譯碼器塊12B的S個區間中的上述某個區間。
電路塊51輸入用第1～第m的電路塊52的每一個選擇出的電壓(共計m個)，根據位組L，從m個輸入電壓中選擇也包含重復在內的2個電壓。
進而，電路塊53輸入由電路塊51選擇出的電壓(共計2個)，根據位組N，選擇譯碼器塊12B的S個區間與除此以外的區間，在位組N選擇S個區間時，將2個輸入電壓分別輸入到端子T1、T2。
而且，電路塊51根據輸入電壓數m，可以采用圖8、圖12、圖13、圖16、圖30等的構成。另外，電路塊52可以采用圖24的淘汰晉級型譯碼器，可以根據輸入電壓數來最佳化。
圖26的譯碼器12的構成與晶體管數的關系也是在1區間的輸入電壓數m大且區間數S小的時候成為晶體管數比較少的譯碼器構成。這是因為電路塊51的輸入電壓數m越大，電路塊51的元件效率變得越高。
以上，在圖25及圖26中對譯碼器塊12A及12B的2個構成例進行了說明，但各構成都希望譯碼器塊內的(m2×S)個輸出電壓電平為連續的輸出電壓電平。
如果輸出電壓電平在區間與區間之間變為非連續的情況下，則按每個連續的區間分開，來構成譯碼器塊也是可以的。
另外，譯碼器塊內的各區間可以按每個區間而單獨設定相鄰電壓電平間的電壓差(在區間內為等間隔)。
此外，在圖25及圖26分別示出的例子中，雖然對某個m的值所對應的譯碼器塊12A及12B的構成進行了說明，但在譯碼器12具有m的值不同的區間的情況下，希望按每個m的值來構成譯碼器塊。
再有，在圖25的譯碼器塊12A中，在位組N的每個位被完全包含于位組L及M中的情況下，也可以省略電路塊43。這是因為在位組L及M中已經進行著譯碼器塊間的選擇。
還有，在圖26的譯碼器塊12B中，在譯碼器12整體具有多個m的值不同的譯碼器塊的情況下，在m為最大的譯碼器塊中，在其位組N的每一位被全部包含于位組L及M中的情況下，可以省略電路塊53。
在m為最大的譯碼器塊以外的譯碼器塊中無法省略電路塊53的理由是在m小的譯碼器塊中，在省略了電路塊53的情況下，在電路塊51中，會發生意想不到的端子T1、T2間的短路，有產生誤輸出的可能性。
接著，對圖25及圖26的譯碼器12的構成，示出具體例并更詳細地進行說明。
圖27是表示本發明的實施例的DAC中的輸入輸出對應的圖。雖然沒有特別限制，但在圖27所示的例子中，表示輸入8位數據(D7～D0)，根據數據來輸出256個電壓電平的8位DAC的輸入輸出對應關系。電平1～256表示從本發明涉及的放大電路13輸出的輸出電壓電平，輸入電壓表示在灰度等級電壓產生電路14生成并輸入到譯碼器12的電壓。另外，輸入電壓對應于規定的輸出電壓電平，在對應的輸出電壓電平的編號前附加記號V來表示。此外，V(T1)、V(T2)表示在本實施例的譯碼器(選擇電路)中根據8位數據(D7～D0)而分別選擇輸出到端子T1、T2的電壓。而且，輸出電壓電平表示通過放大電路13以1對2的內分比對分別輸出到端子T1、T2的電壓V(T1)、V(T2)進行過內分的電壓。并且，在該例子中，雖然放大電路13設為輸出將輸出到端子T1與T2的電壓內分為1∶2的電壓的放大電路，但在將放大電路13設為輸出內分為2∶1的電壓的放大電路時，如本說明書第19頁第12～18行所述，為了使輸出到端子T1、T2的電壓相反，只要變更電路塊41或電路塊51即可。在以下的說明中，為了方便，將放大電路13設為輸出將端子T1與T2的電壓V(T1)、V(T2)內分為1∶2的電壓的放大電路。
在本實施例中，將256個輸出電平(灰度等級電平)由輸入電壓數2、輸出電壓電平數4的區間(4輸出區間；m＝2)和輸入電壓數4、輸出電壓電平數16的區間(16輸出區間；m＝4)兩種構成。
第1～32電壓電平由4輸出區間×8個來構成；第33～224電壓電平由16輸出區間×12個來構成；第225～256電壓電平由4輸出區間×8個來構成。
輸入到譯碼器12的輸入電壓，在4輸出區間中設為各區間的第1與第4電壓電平；在16輸出區間中設為各區間的第1、第4、第13、第16電壓電平。相對于256個輸出電平，輸入電壓合計為80個。
而且，在圖27中，關于從第97到176在制作附圖時省略了，但根據規則性是可以容易地理解的。
圖28是根據圖25來構成實現圖27的輸入輸出對應關系的譯碼器12的例子。即使在圖28中，也與圖25同樣地示出圖18所示的數據驅動器的灰度等級電壓產生電路14和1輸出份的譯碼器12和放大電路13的構成。
在圖28中，譯碼器12由譯碼器塊12A1、12A2、12A3的3個譯碼器塊構成。
譯碼器塊12A1是具有第1～32電壓電平所對應的4輸出區間8個份的譯碼器塊，譯碼器塊12A2是具有第225～256電壓電平所對應的4輸出區間8個份的譯碼器塊，譯碼器塊12A3是具有第33～224電壓電平所對應的16輸出區間12個份的譯碼器塊。
而且，由于4輸出區間被分為2個連續的區間(第1～32電壓電平區間與第225～256電壓電平區間)，故按每個連續區間進行分割來構成譯碼器塊。
另外，位組L、M、N是從輸入到譯碼器12的1輸出份的8位數據信號(D7～D0)之中進行選擇所需的位也包含重復在內而被分割的。并且，8位數據信號(D7～D0)的每一位都與其反相信號(D7B～D0B)成對，但在圖中省略反相信號。
接著，對圖28的各譯碼器塊進行說明。譯碼器塊12A1是第1～32電壓電平所對應的4輸出區間的8個份的譯碼器塊，在圖25的譯碼器塊12A中，為m＝2、S＝8的構成。因此，譯碼器塊12A1由第1～第8電路塊41a、第1及第2電路塊42a、電路塊43a構成。
在譯碼器塊12A1中，對于第1～第8電路塊41a，向第1電路塊41a輸入第1～4電壓電平所對應的區間的輸入電壓V001及V004，向第2電路塊41a輸入第5～8電壓電平所對應的區間的輸入電壓V005及V008，以下到第8電路塊41a都是同樣的。
并且，在各電路塊41a中，根據位組L，從各區間的2個輸入電壓中選擇輸出也包含重復在內的2個電壓。因此，位組L可以是2位，也可以設為8位數據中的2位數據D1、D0。而且，各電路塊41a為與圖7同樣的輸入輸出對應關系，可以采用圖8的構成等。
此外，對于第1及第2電路塊42a，向第1電路塊42a輸入由第1～第8電路塊42a的每一個選擇出的2個電壓的一方電壓(共計8個)，向第2電路塊42a輸入由第1～第8電路塊41a的每一個選擇出的2個電壓的另一方電壓(共計8個)。
而且，在第1及第2電路塊42a中，根據位組M，分別從8個輸入電壓中選擇輸出某個區間的1個電壓。此時，位組M為從譯碼器塊12A1的8個區間選擇上述某個區間的位。因此，位組M可以是3位，可以設為8位數據中的3位數據(D4、D3、D2)。并且，各電路塊42a可以對圖24所示的淘汰晉級型的構成等進行最佳化來使用。
再有，電路塊43a輸入由第1及第2電路塊42a的每一個選擇出的電壓(共計2個)。而且，在電路塊43a中，根據位組N，選擇譯碼器塊12A1(第1～32電壓電平所對應的區間)和除此以外的譯碼器塊，在位組N選擇譯碼器塊12A1時，2個輸入電壓分別被輸出到端子T1、T2。
在本實施例中，根據圖27，譯碼器塊12A1的區間和除此以外的選擇可以用D7、D6、D5的3位來選擇，位組N為8位數據中的3位數據D7、D6、D5。
而且，在(D7，D6，D5)＝(0，0，0)時，電路塊43a將2個電壓分別輸出到端子T1、T2，在不為(0，0，0)時不輸出到端子T1、T2。
接下來，對譯碼器塊12A2進行說明。譯碼器塊12A2是第225～256電壓電平所對應的4輸出區間的8個份的譯碼器塊，可以成為與譯碼器塊12A1同樣的構成。
對于所輸入的位組L、M、N，也可以設為與譯碼器塊12A1同樣的分配。
譯碼器塊12A2與譯碼器塊12A1的不同點僅在于向譯碼器塊的輸入電壓和電路塊43a中的位數據(D7，D6，D5)的選擇內容。若具體地說明不同點，則對于輸入電壓，向譯碼器塊12A2中的第1電路塊41a輸入第225～228電壓電平所對應的區間的輸入電壓V225及V228，向第2電路塊41a輸入第229～232電壓電平所對應的輸入電壓V229及V232，以下到第8電路塊41a為止都是同樣的。另外，電路塊43a中的位數據(D7，D6，D5)的選擇內容，根據圖27，在(D7，D6，D5)＝(1，1，1)時將2個輸入電壓分別輸出到端子T1、T2，而在(1，1，1)以外時不輸出到端子T1、T2。
接著，對譯碼器塊12A3進行說明。譯碼器塊12A3是第33～224電壓電平所對應的16輸出區間的12個份的譯碼器塊，在圖25的譯碼器塊12A中，為m＝4、S＝12的構成。
因此，譯碼器塊12A3由第1～第12電路塊41b、第1及第2電路塊42b、電路塊43b構成。
在譯碼器塊12A3中，對于第1～第12電路塊41b，向第1電路塊41b輸入第33～48電壓電平所對應的區間的4個輸入電壓V033、V036、V045及V048，向第2電路塊41b輸入第49～64電壓電平所對應的區間的4個輸入電壓V049、V052、V061、V064，以下同樣，對第12電路塊41b輸入第209～224電壓電平所對應的區間的4個輸入電壓V209、V212、V221、V224。
而且，在各電路塊41b中，根據位組L，從各區間的4個輸入電壓中選擇輸出也包含重復在內的2個電壓。因此，位組L可以是4位，可以設為8位數據中的4位數據(D3，D2，D1，D0)。并且，各電路塊41b為與圖11同樣的輸入輸出對應關系，可以采用圖12、圖13的構成等。
此外，對于第1及第2電路塊42b，向第1電路塊42b輸入由第1～第12電路塊41b的每個選擇出的2個電壓的一方電壓(共計12個)，向第2電路塊42b輸入由第1～第12電路塊41b的每一個選擇出的2個電壓的另一方電壓(共計12個)。
并且，在各電路塊42b中，根據位組M，從12個輸入電壓中選擇輸出某區間的1個電壓。此時，位組M是從譯碼器塊12A3的12個區間中選擇上述某區間的位。因此，位組M需要4位，設為8位數據中的4位數據(D7，D6，D5，D4)。而且，各電路塊42b可以對圖24所示的淘汰晉級型的構成等進行最佳化來使用。
另外，電路塊43b輸入由2個電路塊42b的每一個選擇出的電壓(共計2個)。而且，在電路塊43b中，根據位組N，選擇譯碼器塊12A3(第33～224電壓電平所對應的區間)和除此以外的譯碼器塊，在位組N選擇譯碼器塊12A3時，2個輸入電壓分別被輸出到端子T1、T2。
在圖28所示的例子中，譯碼器塊12A3和除此以外的選擇可以用D7、D6、D5的3位來選擇，位組N為8位數據中的3位數據D7、D6、D5。
而且，在3位數據(D7，D6，D5)＝(0，0，0)、(1，1，1)以外時，選擇譯碼器塊12A3，電路塊43b將2個輸入電壓分別輸出到端子T1、T2。
并且，在圖28中，可以省略電路塊43b，也可以構成為將由2個電路塊42b的每一個選擇出的電壓(共計2個)分別輸出到端子T1、T2的構成。這是因為輸入到電路塊43b的3位數據(D7，D6，D5)包含于輸入到電路塊42b的4位數據(D7，D6，D5，D4)，在電路塊42b中，已經進行了譯碼器塊12A3與除此以外的選擇。
圖29是根據圖26來構成實現圖27的輸入輸出對應關系的其他譯碼器12的例子。即使在圖29中，也與圖26同樣，示出圖18所示的數據驅動器的灰度等級電壓產生電路14及1輸出份的譯碼器12、放大電路13的構成。
在圖29中，譯碼器12由8個第1～32電壓電平所對應的4輸出區間的譯碼器塊12B1、8個第225～256電壓電平所對應的4輸出區間的譯碼器塊12B2和12個第33～224電壓電平所對應的16輸出區間的譯碼器塊12B3的3個譯碼器塊構成。而且，4輸出區間與圖28同樣，將連續的區間作為一個整體由2個譯碼器塊12B1、12B2來構成。
另外，位組L、M、N是從輸入到譯碼器12的1輸出份的8位數據信號(D7～D0)中進行選擇所需的位數也包含重復在內而被分配的。
而且，8位數據信號(D7～D0)的每一位都與其反相信號(D7B～D0B)成對，但在圖中省略反相信號。
接著，對圖29的各譯碼器塊進行說明。譯碼器塊12B1是第1～32電壓電平所對應的4輸出區間的8個份的譯碼器塊，在圖26的譯碼器塊12B中，為m＝2、S＝8的構成。因此，譯碼器塊12B1由第1及第2電路塊52a、電路塊51a、電路塊53a構成。
在譯碼器塊12B1中，對于第1及第2電路塊52a，向第1電路塊52a輸入8個各區間的區間內第1電壓電平的輸入電壓V001、V005、…、V029(共計8個)，向第2電路塊52a輸入8個各區間的區間內第4電壓電平的輸入電壓V004、V008、…，V032(共計8個)。
并且，在各電路塊52a中，根據位組M，分別從8個輸入電壓中選擇輸出某個區間的1個電壓。此時，位組M為從譯碼器塊12B1的8個區間選擇上述某個區間的位。因此，位組M可以是3位，可以設為8位數據中的3位數據(D4、D3、D2)。并且，各電路塊42a可以對圖24所示的淘汰晉級型的構成等進行最佳化來使用。
另外，電路塊51a輸入由第1及第2電路塊52a的每一個選擇出的電壓(共計2個)。而且，在電路塊51a中，根據位組L，從2個輸入電壓中選擇輸出也包含重復在內的2個電壓。因此，位組L可以是2位，也可以設為8位數據中的2位數據D1、D0。而且，電路塊51a為與圖7同樣的輸入輸出對應關系，可以采用圖8的構成等。
此外，電路塊53a輸入由電路塊51a選擇出的2個電壓。而且，在電路塊53a中，根據位組N，選擇譯碼器塊12B1(第1～32電壓電平所對應的區間)和除此以外的譯碼器塊，在位組N選擇譯碼器塊12B1時，2個輸入電壓分別被輸出到端子T1、T2。
在本實施例中，根據圖27，譯碼器塊12B1的區間和除此以外的選擇可以用D7、D6、D5的3位來選擇，位組N為8位數據中的3位數據D7、D6、D5。而且，在(D7，D6，D5)＝(0，0，0)時，電路塊53a將2個電壓分別輸出到端子T1、T2，在不為(0，0，0)時不輸出到端子T1、T2。
接下來，對譯碼器塊12B2進行說明。譯碼器塊12B2是第225～256電壓電平所對應的4輸出區間的8個份的譯碼器塊，可以成為與譯碼器塊12B1同樣的構成。對于所輸入的位組L、M、N，也可以設為與譯碼器塊12B1同樣的分配。
譯碼器塊12B2與譯碼器塊12B1的不同點僅在于向譯碼器塊的輸入電壓和電路塊53a中的位數據(D7，D6，D5)的選擇內容。若具體地說明不同點，則對于譯碼器塊12B2中的輸入電壓，向第1電路塊52a輸入譯碼器塊12B2的各區間的區間內第1電壓電平的輸入電壓V225、V229、…、V253等共計8個，向第2電路塊52a輸入譯碼器塊12B2的各區間的區間內第4電壓電平的輸入電壓V228、V232、…、V256等共計8個。
另外，電路塊53a中的3位數據(D7，D6，D5)的選擇內容，根據圖27，在(D7，D6，D5)＝(1，1，1)時，電路塊53a將2個輸入電壓分別輸出到端子T1、T2，而在(1，1，1)以外時不輸出到端子T1、T2。
接著，對譯碼器塊12B3進行說明。譯碼器塊12B3是第33～224電壓電平所對應的16輸出區間的12個份的譯碼器塊，在圖26的譯碼器塊12B中，為m＝4、S＝12的構成。因此，譯碼器塊12B3由第1～第4電路塊52b、電路塊51b、電路塊53b構成。
對于譯碼器塊12B3的第1～第4電路塊52b，向第1電路塊52b輸入12個各區間的區間內第1電壓電平的輸入電壓V033、V049、…、V209(共計12個)；向第2電路塊52b輸入12個各區間的區間內第4電壓電平的輸入電壓V036、V052、…、V212(共計12個)；向第3電路塊52b輸入12個各區間的區間內第13電壓電平的輸入電壓V045、V061、…、V221(共計12個)；向第4電路塊52b輸入12個各區間的區間內第16電壓電平的輸入電壓V048、V064、…、V224(共計12個)。
而且，在各電路塊52b中，根據位組M，分別選擇輸出12個輸入電壓中的某個區間的電壓(1個)。
此時，位組M是從譯碼器塊12B3的12個區間中選擇上述某區間的位。因此，位組M需要4位，設為8位數據中的4位數據(D7，D6，D5，D4)。而且，各電路塊52b可以對圖24所示的淘汰晉級型的構成等進行最佳化來使用。
另外，電路塊51b輸入由第1～第4電路塊52b選擇出的電壓(共計4個)。
而且，在電路塊51b中，根據位組L，從4個輸入電壓中選擇輸出也包含重復在內的2個電壓。因此，位組L可以是4位，可以設為8位數據中的4位數據(D3，D2，D1，D0)。并且，各電路塊51b為與圖11同樣的輸入輸出對應關系，可以采用圖12、圖13的構成等。
另外，電路塊53b輸入由電路塊51b選擇出的2個電壓。而且，在電路塊53b中，根據位組N，選擇譯碼器塊12B3(第33～224電壓電平所對應的區間)和除此以外的譯碼器塊，在位組N選擇譯碼器塊12B3時，2個輸入電壓分別被輸出到端子T1、T2。
在本實施例中，根據圖27，譯碼器塊12B3的區間和除此以外的選擇可以用D7、D6、D5的3位來選擇，位組N為8位數據中的3位數據D7、D6、D5。而且，在3位數據(D7，D6，D5)＝(0，0，0)、(1，1，1)以外時，電路塊53b將2個輸入電壓分別輸出到端子T1、T2。
并且，在圖29所示的構成中，可以省略電路塊53b。即，可以構成為將由電路塊51b的每一個選擇出的2個電壓分別輸出到端子T1、T2。這是因為譯碼器塊12B1、12B2、12B3分別對應于m＝2、2、4，在m最大的譯碼器塊12B3中，輸入到電路塊53b的3位數據(D7，D6，D5)包含于輸入到電路塊52b的4位數據(D7，D6，D5，D4)中。由此，即使省略電路塊53b，在電路塊52b中也已經進行了譯碼器塊12B3與除此以外的選擇，同時在m較小的譯碼器塊12B1或譯碼器塊12B2的電路塊51a中，可以防止無意識的端子T1、T2間的短路。
以下對譯碼器塊12B1或譯碼器塊12B2的電路塊51a中的無意識的端子T1、T2間的短路進行說明。而且，為了使說明容易，在圖29中，假設能夠省略輸入位組N的電路塊53a、53b。
此時，電路塊51a、51b的2個輸出端子分別直接連接到端子T1、T2。在此，作為電路塊51a，可以采用圖8的構成，電路塊51b可以分別采用圖12、圖13的構成。在圖8中，有時由于2位數據(D1，D0)的值，端子T1、T2短路；在圖12、圖13中，有時由于4位數據(D3，D2，D1，D0)的值，端子T1、T2短路。
參照圖27，在譯碼器塊12B1或12B2中，在2位數據(D1，D0)＝(0，0)、(1，1)時，在電路塊51a中T1與T2短路。
另一方面，在譯碼器塊12B3中，在4位數據(D3，D2，D1，D0)＝(0，0，0，0)、(0，0，1，1)、(1，1，0，0)、(1，1，1，1)時，在電路塊51b中T1與T2短路。
因此，在譯碼器塊12B3中，即使在上述以外的4位數據(D3，D2，D1，D0)的值之時，也有時發生譯碼器塊12B1或12B2所導致的端子T1與T2的短路，產生誤輸出。例如，在4位數據(D3，D2，D1，D0)＝(0，1，0，0)時，在譯碼器塊12B3中T1與T2雖然沒有短路，但在譯碼器塊12B1及譯碼器塊12B2中，由于上述4位數據中的低位2位(D1，D0)滿足條件，故短路。這樣，在圖29中，在打算輸出第37灰度等級(D7，D6，D5，D4，D3，D2，D1，D0)＝(0，0，1，0，0，1，0，0)時，由于不管譯碼器塊12B3中的輸出電壓在T1與T2不同(V(T1)＝V033V(T2)＝V045)，在譯碼器塊12B1及譯碼器塊12B2中發生短路，故供給到端子T1與T2的電壓成為無意識的電壓。
另一方面，在譯碼器塊12B1或譯碼器塊12B2中，譯碼器塊12B3的端子T1與T2的短路所導致的誤輸出不會產生。這是因為在電路塊51b中，端子T1與T2短路時，即使在電路塊51a中，也成為端子T1與T2短路的條件。
因此，在具有多個m值不同的譯碼器塊的情況下，為了防止端子T1與T2的短路而導致的誤輸出，雖然能夠省略m最大的譯碼器塊的輸入位組N的電路塊，但需要設置除此以外的譯碼器塊的輸入位組N的電路塊。
接著，對圖28、圖29所示的構成中的元件數進行說明。
在圖28、圖29中，在作為電路塊41a、51a，采用圖8的構成(晶體管數4)；作為電路塊41b、51b，采用圖12或圖13的構成(晶體管數12)；作為電路塊42a、52a，采用8輸入的淘汰晉級型譯碼器(晶體管數14)；作為電路塊42b、52b，采用12輸入的最佳化過的淘汰晉級型譯碼器(晶體管數24)的情況下，圖28的譯碼器12的晶體管數為276，圖29的譯碼器12的晶體管數為184。
雖然根據區間的設定，譯碼器的元件數不同，但從上述元件數的比較也可以知道一般來說圖29的譯碼器的構成與圖28的譯碼器的構成相比，晶體管數少，節省面積。
進一步對本發明的變形例進行說明。在上述說明中，對圖1的放大電路13輸出將分別選擇輸出到端子T1、T2的電壓V(T1)、V(T2)內插為1對2的電壓的實施例進行說明。但是，本發明并不只限于上述構成，例如也可以構成為從一個端子串行輸入2個輸入電壓V(T1)、V(T2)，由于可以進一步削減元件數。以下對將2個輸入電壓串行輸入到放大電路時的構成及其效果進行說明。
圖33是表示本發明的實施方式的一個構成的圖，是表示采用了串行輸入2個輸入電壓的放大電路的數字模擬轉換器(DAC)的構成的圖。參照圖33，該DAC是根據2K位數字數據，最大能夠輸出4K個電壓電平的DAC，構成為包括參考電壓產生電路24、譯碼器22、數據輸入控制電路26和放大電路23。
參考電壓產生電路24生成2K個(m＝2K)參考電壓V(1)、V(2)、…、V(2K)，并輸入到譯碼器22。在參考電壓V(1)、V(2)、…、V(2K)根據(1)式而被設定的情況下，4K個電壓電平成為各電平等間隔的線性輸出。參考電壓產生電路24例如由向兩端供給了規定電壓的電阻串構成，可以采用從電阻串的各抽頭(tap)取出電壓的構成等。另外，也可以從各抽頭，用電壓跟隨器構成的放大器等進行放大輸出。
數據輸入控制電路26是在數字數據被并行輸入的情況下變換為串行輸入的電路。而且，在圖33以后的說明中，將2K位的數字數據信號記為(B(2K)，B(2K-1)，…，B3，B2，B1)。這與圖1～圖32中的數字數據(D(2K-1)，D(2K-2)，…，D2，D1，D0)對應。數據輸入控制電路26輸入2K位的數字數據信號(B(2K)，B(2K-1)，…，B3，B2，B1)，分為從MSB到LSB被序列化的2K位的數字數據信號的第偶數位信號(B(2K)，…，B4，B2)的組和第奇數位信號(B(2K-1)，…，B3，B1)的組的位組，根據控制信號2，按各位組的K位數據進行串行輸出。
譯碼器22按數據輸入控制電路26以相同的定時輸入的K位數據，從2K個參考電壓V(1)、V(2)、…、V(2K)中分別選擇1個，串行輸出到端子T0。放大電路23具備保持串行輸出到端子T0的2個電壓(設為V(T1)、V(T2))的至少一方電壓的電容，放大輸出將2個電壓內插為規定比率(1對2)的電壓。該動作控制根據控制信號1來進行。
如上所述，圖33的DAC是在圖1中將2個電壓經由2個端子T1、T2而被并行輸入到放大電路13的構成，變更為經由1個端子T0而被串行輸入的構成的DAC。因此，參考電壓數或輸出電壓電平數與上述實施例沒有任何變化。但是，圖33的譯碼器22由于從圖1的譯碼器12選擇輸出到端子T1、T2的任一方所需的晶體管是不需要的，故元件數變為1/2，可以比圖1的DAC節省面積。
對于圖33的數據輸入控制電路26、譯碼器22、放大電路23的構成，以下詳細說明。
圖34(A)是表示圖33的放大電路23的構成例的圖，是表示變更了圖4的構成的圖。圖4的放大電路通過保持在設定為2對1的比率的電容C1、C2中的電荷的重新結合，從而可以放大輸出將端子T1、T2的電壓V(T1)、V(T2)內插為1對2的比率的電壓。而且，圖4的開關SB1、SB2可以僅是其中一方。圖34(A)是將圖4的放大電路的端子T1、T2共同連接而作為端子T0，取消了開關SB1的構成。
圖34(B)是圖34(A)的放大電路中的1數據輸出期間(t1～t3)中的開關SA1、SA2、SB2的接通、斷開控制的時間圖。在期間t1，若接通開關SA1、斷開開關SA2、SB2，則此時輸入到端子T0的電壓被保持在電容C1中，若將該電壓設為V(T1)，則由電壓跟隨器A1放大輸出電壓V(T1)。在期間t2，若接通開關SA2、斷開開關SA1、SB2，則此時輸入到端子T0的電壓被保持在電容C2中，將該電壓設為V(T2)。另一方面，即使開關SA1變為斷開，保持在電容C1中的電壓V(T1)也被繼續保持。在期間t3，若接通開關SB2、斷開開關SA1、SA2，則通過保持在電容C1、C2中的電荷的重新結合，電壓跟隨器A1的非反相輸入端子(+)的電壓變為將電壓V(T1)內插為1對2的比率的電壓，該電壓被放大輸出。
即，圖34(A)的放大電路是將圖4的2個輸入電壓V(T1)、V(T2)分別在期間t1、t2串行輸入的放大電路。而且，在調換輸入電壓V(T1)、V(T2)的輸入順序的情況下，通過調換開關SA1、SA2的接通、斷開控制的定時就能夠實現。
圖35(A)是表示圖33的放大電路23的其他構成例的圖，是變更了圖5的構成。參照圖35(A)，該放大電路是將圖5的放大電路的端子T2作為端子T0，將開關SW41連接在端子T0、T1之間，將電容C41連接在端子T1與電源電壓VSS之間的構成。另外，放大器112能夠采用圖5、圖6的任一方，在圖35(A)中表示采用了圖6的放大器112的構成。其他構成與圖5相同。
圖35(B)是在圖35(A)中、1數據輸出期間(t1～t2)中的開關SW41的接通、斷開控制的時間圖。在期間t1，若接通開關SW41，則此時輸入到端子T0的電壓被保持在電容C41中，若將該電壓設為V(T1)，則電壓V(T1)被輸入到差動對(101，102)、(103，104)、(105，106)的非反相輸入端子(晶體管101、103、105的柵極)，電壓V(T1)作為輸出電壓Vout而被放大輸出。在期間t2，若斷開開關SW41，則此時輸入到端子T0的電壓被輸入到差動對(101，102)的非反相輸入端子(晶體管101的柵極)，將該電壓設為V(T2)。另一方面，向差動對(103，104)、(105，106)的非反相輸入端子(晶體管103、105的柵極)直接輸入由電容C41保持的電壓V(T1)。因此，在期間t2，圖35(B)變為與圖5等效，將電壓V(T1)、V(T2)內插為1對2的比率的電壓作為輸出電壓Vout來輸出。
即，圖35(A)所示的構成是將圖5的2個輸入電壓V(T1)、V(T2)分別在期間t1、t2串行輸入的放大電路。而且，在調換輸入電壓V(T1)、V(T2)的輸入順序的情況下，通過構成為將端子T1設為端子T0，將開關SW41連接在端子T0、T2之間，將電容C41連接在端子T2與電源電壓VSS之間，從而能夠實現。
接下來，對圖33的數據輸入控制電路26和譯碼器22的構成進行說明。圖36是相對于2K位數字數據信號(B(2K-1)，B(2K-2)，…，B3，B2，B1)的數據輸入控制電路26與譯碼器22的構成例。
參照圖36，數據輸入控制電路26將2K位數字數據并行輸入，按位數據B(2L-1)、B(2L)(其中L是1到K的正數)的每兩位成對，每一對具有1個輸出端。奇數位的數據B(2L-1)的輸入端經由開關821、823、…、825而與輸出端連接，偶數位的數據B(2L)的輸入端經由開關822、824、…、826而與輸出端連接。各開關按偶數位組(B(2K)，…，B4，B2)及奇數位組(B(2K-1)，…，B3，B1)，根據控制信號2來控制。從數據輸入控制電路26，按偶數位組的K位數字數據或奇數位組的K位數字數據，順次輸出到譯碼器22。
譯碼器22可以采用根據來自數據輸入控制電路26的K位數字數據，從2K個參考電壓(V(1)～V(2K))向端子T0選擇輸出1個電壓的任意譯碼器。在圖36中雖然省略一部分，但示出與圖24同樣的淘汰晉級型譯碼器的構成。2K個參考電壓根據(1)式來設定，按照電平低的順序，從V(1)向V(2K)順次分配。而且，若將根據偶數位組(B(2K)，…，B4，B2)的數據而向端子T0選擇輸出的電壓設為V(T1)，將根據奇數位組(B(2K-1)，…，B3，B1)的數據而向端子T0選擇輸出的電壓設為V(T2)，則根據控制信號2，向端子T0串行輸出2個電壓V(T1)、V(T2)。
在圖36所示的構成中，譯碼器22以偶數位組及奇數位組而被共有，因此，不僅是2K位的數字數據輸入，也可以設為K位的譯碼器構成，可以大幅度削減元件數。在以下說明這種構成是可能的理由。
首先，對2K位，針對K＝2的情況進行確認。圖39是表示圖11的4位數據(D3，D2，D1，D0)相對的輸入輸出電平對應關系的圖。圖39對4位數據(B4，B3，B2，B1)進行了改寫，另外使電壓A、B、C、D也與電壓電平對應并在電平數上附加記號V來表示。參照圖39，是根據4位數據(B4，B3，B2，B1)選擇輸出16個電壓電平時的輸入輸出電平對應圖。此時，參考電壓數最小可以為4個，若將這4個參考電壓分別設為第1、第4、第13、第16電平V01、V04、V13、V16，則可以將16個電壓電平設為線性輸出。
另外，圖40是表示將圖39所對應的各參考電壓作為電壓V(T1)、V(T2)而選擇輸出時的位數據的選擇條件的圖。參照圖40，電壓V(T1)的選擇根據第偶數個位信號(B4，B2)來進行，電壓V(T2)的選擇根據第奇數個位信號(B3，B1)來進行，選擇相同的參考電壓時的各個數據相等。因此，用第偶數個位信號(B4，B2)選擇4個參考電壓時的電路和用第奇數個位信號(B3，B1)選擇4個參考電壓的電路是等效的，在將各個位信號串行輸入的情況下，可以共有化選擇參考電壓的電路。這并未限于K＝2的情況，對于K為所有正數的情況都成立。關于該原理，以下進行說明。
如已經說明的，在輸出電壓Vout是將電壓V(T1)、V(T2)內插為1對2時，以下的關系成立。
Vout＝{2·V(T1)+V(T2)}/3 …(2)另外，對于2K位數據，根據2K個參考電壓來進行4K個線性電壓輸出的情況下，以式(1)來設定2K個參考電壓VREF。將式(1)改寫為下式(3)。
VREF＝1+(ε0·40)+(ε1·41)+(ε2·42)+…+(εK-1·4K-1)…(3)=1+ΣX=0K-1(ϵX·4X)]]>式中，εX＝0，3此外，在數字數據為2K位數據時，輸出電壓Vout的1～4K電平，若采用2K位的2進制(bK-1，cK-1，bK-2，cK-2，…，b1，c1，b0，c0)，則可以表示為Vout＝1+(c0·20)+(b0·21)+(c1·22)+(b1·23)+…+(cK-1·22(K-1)+(bK-1·22(K-1)+1)=1+ΣX=0K-1(cX·22X+bX·22X+1)]]>式中cX，bX＝0，1 …(4)=1+ΣX=0K-1(cX+2·bX)·4X]]>式中cX，bX＝0，1 …(5)而且，cX、bX分別是2K位的二進制數的奇數位、偶數位的各值。另外，2K位的二進制數表示0～(4K-1)，因此在右邊加1，可以與左邊Vout的電平數1～4K一致。此外，式(5)的∑的項可以是K位的四進制數表述。并且，相對cX，bX＝0，1的(cX+2·bX)的關系為表1所示的關系。
表1

但是，在輸出電壓Vout為將參考電壓V(T1)、V(T2)內分(內插)為1對2的電壓電平時，式(2)成立，另外參考電壓V(T1)、V(T2)用式(3)規定。在此，根據式(3)，將V(T1)、V(T2)如以下表示。
V(T1)=1+ΣX=0K-1(βX·4X)]]>式中βX＝0，3 …(6)V(T2)=1+ΣX=0K-1(αX·4X)]]>式中αX＝0，3 …(7)若將式(6)、式(7)代入式(2)，則得到以下的式子。
Vout=1+ΣX=0K-1{(αX+2·βX)/3}·4X]]>式中αX，βX＝0，3 …(8)式(8)的∑項表示K位的4進制數，(αX+2·βX)/3表示各位的值。相對αX，βX＝0，3的{(αX+2·βX)/3}的關系為表2所示的關系。
表2

在此，將式(8)及表2與式(5)及表1比較，則可以知道兩者處于同等的關系。由此，V(T1)、V(T2)用式(3)來規定，在滿足式(2)的關系時，Vout的電壓電平可以取1～4K電平，可以確認基于式(3)的參考電壓設定是正確的。另外，通過表1、表2的比較，可以導出以下的關系。
βX＝3·bX式中bX＝0，1…(9)
αX＝3·cX式中cX＝0，1 …(10)若將式(9)、式(10)代入式(6)、式(7)，則為V(T1)=1+ΣX=0K-1(3·bX·4X)]]>式中bX＝0，1 …(11)V(T2)=1+ΣX=0K-1(3·cX·4X)]]>式中cX＝0，1 …(12)根據式(11)、式(12)，V(T1)的電平由Vout的二進制數表述的偶數位的各值(bX)來規定，V(T2)的電平由Vout的二進制數表述的奇數位的各值(cX)來規定。因此，表示在輸出電壓Vout為將電壓V(T1)、V(T2)外分為1對2的電壓電平的情況下，電壓V(T1)、V(T2)的選擇分別根據第偶數個位信號及第奇數個位信號來進行。
并且，對Vout的二進制數表述與電壓V(T1)、V(T2)的關系進行說明。V(T1)相關的式(11)變形為以下的二進制數表述。
V(T1)=1+ΣX=0K-1{(2+1)·bX·4X}]]>=1+ΣX=0K-1(bX·22X+1+bX·22X)]]>式中bX＝0，1…(13)通過式(4)與式(13)的比較，在Vout的輸出電平以二進制數對應，偶數位用bX表述，1位下的奇數位用cX表述的情況下，可以導出與(bX，cX)相同的2位設為(bX，bX)的電壓電平為V(T1)。
另外，V(T2)相關的式(12)也同樣地變形為二進制數表述。
V(T2)=1+ΣX=0K-1(cX·22X+1+cX·22X)]]>式中cX＝0，1…(14)通過式(4)與式(14)的比較，在Vout的輸出電平以二進制數對應，偶數位用bX表述，1位下的奇數位用cX表述的情況下，可以導出與(bX，cX)相同的2位設為(cX，cX)的電壓電平為V(T2)。
例如，在4位數據(B4，B3，B2，B1)所對應的Vout為(0，1，0，0)的情況下，根據偶數位的B4、B2的值，V(T1)為(0，0，0，0)；根據奇數位的B3、B1的值，V(T2)為(1，1，0，0)，與圖39所述的關系一致。
而且，對于V(T1)、V(T2)選擇相同的參考電壓的情況，根據式(2)為V(T1)＝V(T2)＝Vout，根據式(13)、式(14)可以導出bX＝cX。因此，在V(T1)、V(T2)選擇相同的參考電壓的情況下，規定V(T1)的二進制數表述的偶數位的各值(bX)與規定V(T2)的奇數位的各值(cX)為相等的關系。例如在圖40中，將參考電壓V01向V(T1)、V(T2)選擇輸出的偶數位數據(B4，B2)、奇數位數據(B3，B1)都處于(0，0)的相等關系，對于其他參考電壓也同樣。
因此，在本發明中，根據偶數位組的數據來選擇參考電壓的電路和根據奇數位組的數據來選擇參考電壓的電路是等效的。因此，順次串行輸入偶數及奇數位組的數據的圖36的譯碼器22可以相對各位組共有化。因此，圖33的DAC可以大幅度削減構成譯碼器22的元件數，可以節省面積地構成。
圖37是本發明的數據驅動器的實施方式的一種，是將圖33的DAC多輸出化的構成。圖37是將圖18的數據驅動器的譯碼器12、放大電路13、灰度等級電壓產生電路14置換為圖33的數據輸入控制電路26、譯碼器22、放大電路23、參考電壓產生電路24的構成。而且，在圖37中，將數據輸入控制電路26及譯碼器22合為一體，用電路25來表示。另外，鎖存地址選擇器981及鎖存器982可以采用與圖18同等的部件。
參考電壓產生電路24相對于4K個輸出電平，生成輸出2K個參考電壓，相對于多輸出DAC而被共有化。用式(3)來設定2K個參考電壓的每一個時，各DAC的4K個輸出電平變為線性的。圖37的電路25可以采用圖36的構成。放大電路23可以采用圖34、圖35的構成。該情況下，控制信號1及控制信號2被進行定時控制，以便在圖34、圖35的期間t1，偶數位組的數據由數據輸入控制電路26輸出到譯碼器22，將根據其選擇的參考電壓作為電壓V(T1)而輸入到放大電路23；在期間t2，奇數位組的數據由數據輸入控制電路26輸出到譯碼器22，將根據其選擇的參考電壓作為電壓V(T2)而輸入到放大電路23。
而且，圖37的各DAC，可以將4K個輸出電平作為1塊，由多個塊來構成。該情況下，參考電壓產生電路24也將2K個參考電壓設置塊數份，譯碼器22也根據塊數來構成。并且，數據輸入控制電路26相對于由多個塊構成的譯碼器22能夠共有。各塊中的元件數的削減或節省面積效果與上述是同樣的。
此外，在圖18及圖37中，參考(灰度等級)電壓產生電路14、24、譯碼器12、22、放大電路13、23的每一個，根據參考(灰度等級)電壓產生電路生成的電壓來規定其電源電壓。另一方面，數據輸入控制電路26、鎖存地址選擇器981、鎖存器982的每一個，可以與所述電源電壓分別設定，以節省面積或節省電力為目的，可以設定為比所述參考(灰度等級)電壓產生電路、譯碼器、放大電路的電源電壓還低的電源電壓。
這種情況下，設置電平移動電路。在適用于本發明的情況下，優選電平移動電路在圖18中設置在鎖存器982與譯碼器12之間，在圖37中設置在數據輸入控制電路26與譯碼器22之間。
圖39是本發明的顯示裝置的實施方式的一種。在圖39中，數據驅動器980是由圖38的結構所構成的數據驅動器，以m(＝2K)位數據輸入來進行線性輸出。在采用線性輸出的數據驅動器的情況下，在多個線性輸出電平中，通過分配與顯示設備(液晶或有機EL元件等)的γ特性配合的灰度等級電壓，從而可以輸出與顯示設備的γ特性配合的灰度等級電壓。因此，數據驅動器具有比顯示灰度等級數還多的線性灰度等級數。在圖39中，備有用于將顯示灰度等級所對應的n位數據變換為線性灰度等級所對應的m(m＞n)位數據的數據變換表991；根據其進行數據變換的數據變換電路990。數據變換表991例如優選可以和液晶的γ曲線或液晶、有機EL的RGB的特性對應的構成等。數據變換表991與數據變換電路990只要是將m(＝2K)位數據輸入到數據驅動器980的構成即可，如圖39那樣，與顯示控制器950鏈接而具備是簡單的。
以上，在本發明中，如在圖33乃至圖40中追加說明的，設置相對于2K位數字數據，變換為偶數位組及奇數位組的串行輸出的數據輸入控制電路26，另外通過將放大電路變更為放大輸出將時間串行輸入的2個電壓內插為1對2的電壓，從而可以大幅度削減譯碼器的元件數，可以實現節省面積化。而且，通過芯片尺寸的減小，可以實現低成本的數據驅動器LSI，對顯示裝置的低成本化有很大幫助。此外，在使用多晶硅(非晶硅)等薄膜半導體，一體地形成顯示部、柵極驅動器、數據驅動器等的顯示裝置中，通過數據驅動器的節省面積化，從而可以實現窄框化。
以上雖然根據上述實施例說明了本發明，但本發明并不只限于上述實施例，當然也包括本領域的普通技術人員在本發明的技術方案范圍內能夠進行的各種變形、修改等。
權利要求
1.一種輸出電路，其特征在于，包括選擇電路，其輸入電壓值互不相同的m個參考電壓，根據選擇信號，從所述m個參考電壓的m的平方種組合中選擇1組供給到第1、第2端子的2個電壓；和放大電路，其輸入供給到所述第1、第2端子的電壓，將以預先確定的規定的內分比內分所述第1、第2端子的電壓而成的電壓從輸出端子輸出。
2.根據權利要求1所述的輸出電路，其特征在于，所述放大電路從輸出端子輸出所述m個參考電壓的m的平方種組合所對應的m的平方個不同的電壓。
3.根據權利要求1或2所述的輸出電路，其特征在于，從所述輸出端子輸出的電壓是均等間隔的多個電壓。
4.一種數字模擬變換電路，其特征在于，包括選擇電路，其輸入電壓值互不相同的多個，即m個參考電壓，將通過數據輸入端子輸入的數字數據信號作為選擇信號，從所述m個參考電壓中選擇2個相同或不同的參考電壓并輸出到第1、第2端子；和放大電路，其輸入供給到所述第1、第2端子的電壓，從輸出端子輸出以預先確定的規定的內分比內分了所述第1、第2端子的電壓而成的電壓。
5.根據權利要求4所述的數字模擬變換電路，其特征在于，所述數字模擬變換電路從輸出端子輸出所述m個參考電壓的m的平方種組合所對應的m的平方個不同的電壓。
6.根據權利要求4或5所述的數字模擬變換電路，其特征在于，從所述輸出端子輸出的電壓是均等間隔的多個電壓。
7.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述選擇電路輸入電壓值互不相同的第1參考電壓(A)與第2參考電壓(B)，根據所述選擇信號，向所述第1、第2端子供給第1、第1參考電壓(A、A)、第1、第2參考電壓(A、B)、第2、第1參考電壓(B、A)、第2、第2參考電壓(B、B)中的任一對，從所述輸出端子最大能夠輸出4個互不相同的電壓電平。
8.根據權利要求7所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1及第2信號的共計2位，選擇所述第1、第2參考電壓，并輸出到所述第1、第2端子，其中具有第1開關，其連接在所述第1參考電壓與所述第1端子之間，并將所述第2信號的互補信號輸入到控制端子；第2開關，其連接在所述第1參考電壓與所述第2端子之間，并將所述第1信號的互補信號輸入到控制端子；第3開關，其連接在所述第2參考電壓與所述第1端子之間，并將所述第2信號輸入到控制端子；和第4開關，其連接在所述第2參考電壓與所述第2端子之間，并將所述第1信號輸入到控制端子。
9.根據權利要求7所述的輸出電路，其特征在于，將所述內分比設為1∶2或2∶1，設為所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方輸入電壓之和是所述輸出電壓的3倍的關系，將所述第1、第2參考電壓分別設為等間隔的第1乃至第4電平的電壓中的第1、第4電平，在所述選擇電路中，輸出以選擇所述第1、第1參考電壓(A、A)的對而獲得的輸出電壓和選擇所述第2、第2參考電壓(B、B)的對而獲得的輸出電壓為兩端的共計4個電平的電壓。
10.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述選擇電路輸入電壓值互不相同的第1乃至第4參考電壓(A、B、C、D)，根據所述選擇信號，向所述第1、第2端子供給第1、第1參考電壓(A、A)、第1、第2參考電壓(A、B)、第2、第1參考電壓(B、A)、第2、第2參考電壓(B、B)、第1、第3參考電壓(A、C)、第1、第4參考電壓(A、D)、第2、第3參考電壓(B、C)、第2、第4參考電壓(B、D)、第3、第1參考電壓(C、A)、第3、第2參考電壓(C、B)、第4、第1參考電壓(D、A)、第4、第2參考電壓(D、B)、第3、第3參考電壓(C、C)、第3、第4參考電壓(C、D)、第4、第3參考電壓(D、C)、第4、第4參考電壓(D、D)中的任一對，從所述輸出端子最大能夠輸出4的平方個互不相同的電壓電平。
11.根據權利要求10所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1乃至第4信號的共計4位，選擇所述第1乃至第4參考電壓，并輸出到所述第1、第2端子；具有多個開關，其控制所述第1乃至第4參考電壓的供給端子的每一個與所述第1、第2端子的每一個之間的連接；所述第1參考電壓的供給端子經由分別向控制端子輸入所述第2信號的互補信號與所述第4信號的互補信號的2個開關，而與所述第1端子連接；所述第1參考電壓的供給端子經由分別向控制端子輸入所述第1信號的互補信號與所述第3信號的互補信號的2個開關，而與所述第2端子連接；所述第2參考電壓的供給端子經由分別向控制端子輸入所述第2信號與所述第4信號的互補信號的2個開關，而與所述第1端子連接；所述第2參考電壓的供給端子經由分別向控制端子輸入所述第1信號與所述第3信號的互補信號的2個開關，而與所述第2端子連接；所述第3參考電壓的供給端子經由分別向控制端子輸入所述第2信號的互補信號與所述第4信號的2個開關，而與所述第1端子連接；所述第3參考電壓的供給端子經由分別向控制端子輸入所述第1信號的互補信號與所述第3信號的2個開關，而與所述第2端子連接；所述第4參考電壓的供給端子經由分別向控制端子輸入所述第2信號與所述第4信號的2個開關，而與所述第1端子連接；所述第4參考電壓的供給端子經由分別向控制端子輸入所述第1信號與所述第3信號的2個開關，而與所述第2端子連接。
12.根據權利要求10所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1乃至第4信號的共計4位，選擇所述第1乃至第4參考電壓，并輸出到所述第1、第2端子；其中備有第1及第2開關，其連接在所述第1端子與所述第1參考電壓的供給端子之間，并將所述第2信號的互補信號與所述第4信號的互補信號分別輸入到控制端子；第3及第4開關，其連接在所述第2端子與所述第1參考電壓的供給端子之間，并將所述第1信號的互補信號與所述第3信號的互補信號分別輸入到控制端子；第5及第6開關，其連接在所述第1端子與所述第2參考電壓的供給端子之間，并將所述第2信號與所述第4信號的互補信號分別輸入到控制端子；第7及第8開關，其連接在所述第2端子與所述第2參考電壓的供給端子之間，并將所述第1信號與所述第3信號的互補信號分別輸入到控制端子；第9開關，其連接在所述第1及第2開關的連接點與所述第3參考電壓的供給端子之間，并將所述第4信號輸入到控制端子；第10開關，其連接在所述第3及第4開關的連接點與所述第3參考電壓的供給端子之間，并將所述第3信號輸入到控制端子；第11開關，其連接在所述第5及第6開關的連接點與所述第4參考電壓的供給端子之間，并將所述第4信號輸入到控制端子；第12開關，其連接在所述第7及第8開關的連接點與所述第4參考電壓的供給端子之間，并將所述第3信號輸入到控制端子。
13.根據權利要求10所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1乃至第4信號的共計4位，選擇所述第1乃至第4參考電壓，并輸出到所述第1、第2端子；其中備有第1及第2開關，其連接在所述第1參考電壓的供給端子與所述第1端子之間，并將所述第2信號的互補信號與所述第4信號的互補信號分別輸入到控制端子；第3及第4開關，其連接在所述第1參考電壓的供給端子與所述第2端子之間，并將所述第1信號的互補信號與所述第3信號的互補信號分別輸入到控制端子；第5開關，其連接在所述第2參考電壓的供給端子與所述第1及第2開關的連接點之間，并將所述第2信號輸入到控制端子；第6開關，其連接在所述第2參考電壓的供給端子與所述第3及第4開關的連接點之間，并將所述第1信號輸入到控制端子；第7及第8開關，其連接在所述第3參考電壓的供給端子與所述第1端子之間，并將所述第2信號的互補信號與所述第4信號分別輸入到控制端子；第9及第10開關，其連接在所述第3參考電壓的供給端子與所述第2端子之間，并將所述第1信號的互補信號與所述第3信號分別輸入到控制端子；第11開關，其連接在所述第4參考電壓的供給端子與所述第7及第8開關的連接點之間，并將所述第2信號輸入到控制端子；第12開關，其連接在所述第4參考電壓的供給端子與所述第9及第10開關的連接點之間，并將所述第1信號輸入到控制端子。
14.根據權利要求10所述的輸出電路，其特征在于，將所述內分比設為1∶2或2∶1，成為所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方輸入電壓之和是所述輸出電壓的3倍的關系，將所述第1乃至第4參考電壓分別設為等間隔的第1乃至第16電平的電壓中的第1、第4、第13、第16電平，在所述選擇電路中，輸出以選擇所述第1、第1參考電壓(A、A)的對而獲得的輸出電壓和選擇所述第4、第4參考電壓(D、D)的對而獲得的輸出電壓為兩端的共計16個電平的電壓。
15.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述選擇電路輸入電壓值互不相同的第1乃至第8參考電壓(A、B、C、D、E、F、G、H)，根據所述選擇信號，向所述第1、第2端子供給第1、第1參考電壓(A、A)、第1、第2參考電壓(A、B)、第2、第1參考電壓(B、A)、第2、第2參考電壓(B、B)、第1、第3參考電壓(A、C)、第1、第4參考電壓(A、D)、第2、第3參考電壓(B、C)、第2、第4參考電壓(B、D)、第3、第1參考電壓(C、A)、第3、第2參考電壓(C、B)、第4、第1參考電壓(D、A)、第4、第2參考電壓(D、B)、第3、第3參考電壓(C、C)、第3、第4參考電壓(C、D)、第4、第3參考電壓(D、C)、第4、第4參考電壓(D、D)、第1、第5參考電壓(A、E)、第1、第6參考電壓(A、F)、第2、第5參考電壓(B、E)、第2、第6參考電壓(B、F)、第1、第7參考電壓(A、G)、第1、第8參考電壓(A、H)、第2、第7參考電壓(B、G)、第2、第8參考電壓(B、H)、第3、第5參考電壓(C、E)、第3、第6參考電壓(C、F)、第4、第5參考電壓(D、E)、第4、第6參考電壓(D、F)、第3、第7參考電壓(C、G)、第3、第8參考電壓(C、H)、第4、第7參考電壓(D、G)、第4、第8參考電壓(D、H)、第5、第1參考電壓(E、A)、第5、第2參考電壓(E、B)、第6、第1參考電壓(F、A)、第6、第2參考電壓(F、B)、第5、第3參考電壓(E、C)、第5、第4參考電壓(E、D)、第6、第3參考電壓(F、C)、第6、第4參考電壓(F、D)、第7、第1參考電壓(G、A)、第7、第2參考電壓(G、B)、第8、第1參考電壓(H、A)、第8、第2參考電壓(H、B)、第7、第3參考電壓(G、C)、第7、第4參考電壓(G、D)、第8、第3參考電壓(H、C)、第8、第4參考電壓(H、D)、第5、第5參考電壓(E、E)、第5、第6參考電壓(E、F)、第6、第5參考電壓(F、E)、第6、第6參考電壓(F、F)、第5、第7參考電壓(E、G)、第5、第8參考電壓(E、H)、第6、第7參考電壓(F、G)、第6、第8參考電壓(F、H)、第7、第5參考電壓(G、E)、第7、第6參考電壓(G、F)、第8、第5參考電壓(H、E)、第8、第6參考電壓(H、F)、第7、第7參考電壓(G、G)、第7、第8參考電壓(G、H)、第8、第7參考電壓(H、G)、第8、第8參考電壓(H、H)中的任一對，從所述輸出端子最大能夠輸出8的平方個互不相同的電壓電平。
16.根據權利要求15所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1乃至第6信號的共計6位，選擇所述第1乃至第8參考電壓，并輸出到所述第1、第2端子；具有多個開關，其控制所述第1乃至第8參考電壓的供給端子的每一個與所述第1、第2端子的每一個之間的連接；所述第1參考電壓的供給端子經由分別向控制端子輸入所述第2信號的互補信號、所述第4信號的互補信號與所述第6信號的互補信號的3個開關，而與所述第1端子連接；所述第1參考電壓的供給端子經由分別向控制端子輸入所述第1信號的互補信號、所述第3信號的互補信號與所述第5信號的互補信號的3個開關，而與所述第2端子連接；所述第2參考電壓的供給端子經由分別向控制端子輸入所述第2信號、所述第4信號的互補信號與所述第6信號的互補信號的3個開關，而與所述第1端子連接；所述第2參考電壓的供給端子經由分別向控制端子輸入所述第1信號、所述第3信號的互補信號與所述第5信號的互補信號的3個開關，而與所述第2端子連接；所述第3參考電壓的供給端子經由分別向控制端子輸入所述第2信號的互補信號、所述第4信號與所述第6信號的互補信號的3個開關，而與所述第1端子連接；所述第3參考電壓的供給端子經由分別向控制端子輸入所述第1信號的互補信號、所述第3信號與所述第5信號的互補信號的3個開關，而與所述第2端子連接；所述第4參考電壓的供給端子經由分別向控制端子輸入所述第2信號、所述第4信號與所述第6信號的互補信號的3個開關，而與所述第1端子連接；所述第4參考電壓的供給端子經由分別向控制端子輸入所述第1信號、所述第3信號與所述第5信號的互補信號的3個開關，而與所述第2端子連接；所述第5參考電壓的供給端子經由分別向控制端子輸入所述第2信號的互補信號、所述第4信號的互補信號與所述第6信號的3個開關，而與所述第1端子連接；所述第5參考電壓的供給端子經由分別向控制端子輸入所述第1信號的互補信號、所述第3信號的互補信號與所述第5信號的3個開關，而與所述第2端子連接；所述第6參考電壓的供給端子經由分別向控制端子輸入所述第2信號、所述第4信號的互補信號與所述第6信號的3個開關，而與所述第1端子連接；所述第6參考電壓的供給端子經由分別向控制端子輸入所述第1信號、所述第3信號的互補信號與所述第5信號的3個開關，而與所述第2端子連接；所述第7參考電壓的供給端子經由分別向控制端子輸入所述第2信號的互補信號、所述第4信號與所述第6信號的3個開關，而與所述第1端子連接；所述第7參考電壓的供給端子經由分別向控制端子輸入所述第1信號的互補信號、所述第3信號與所述第5信號的3個開關，而與所述第2端子連接；所述第8參考電壓的供給端子經由分別向控制端子輸入所述第2信號、所述第4信號與所述第6信號的3個開關，而與所述第1端子連接；所述第8參考電壓的供給端子經由分別向控制端子輸入所述第1信號、所述第3信號與所述第5信號的3個開關，而與所述第2端子連接。
17.根據權利要求15所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1乃至第6信號的共計6位，選擇所述第1乃至第8參考電壓，并輸出到所述第1、第2端子；其中具有第1乃至第3開關，其連接在所述第1參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號的互補信號、所述第4信號的互補信號與所述第6信號的互補信號；第4乃至第6開關，其連接在所述第1參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號的互補信號、所述第3信號的互補信號與所述第5信號的互補信號；第7乃至第9開關，其連接在所述第2參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號、所述第4信號的互補信號與所述第6信號的互補信號；第10乃至第12開關，其連接在所述第2參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號、所述第3信號的互補信號與所述第5信號的互補信號；第13乃至第15開關，其連接在所述第3參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號的互補信號、所述第4信號與所述第6信號的互補信號；第16乃至第18開關，其連接在所述第3參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號的互補信號、所述第3信號與所述第5信號的互補信號；第19乃至第21開關，其連接在所述第4參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號、所述第4信號與所述第6信號的互補信號；第22乃至第24開關，其連接在所述第4參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號、所述第3信號與所述第5信號的互補信號；第25乃至第27開關，其連接在所述第5參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號的互補信號、所述第4信號的互補信號與所述第6信號；第28乃至第30開關，其連接在所述第5參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號的互補信號、所述第3信號的互補信號與所述第5信號；第31乃至第33開關，其連接在所述第6參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號、所述第4信號的互補信號與所述第6信號；第34乃至第36開關，其連接在所述第6參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號、所述第3信號的互補信號與所述第5信號；第37乃至第39開關，其連接在所述第7參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號的互補信號、所述第4信號與所述第6信號；第40乃至第42開關，其連接在所述第7參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號的互補信號、所述第3信號與所述第5信號；第43乃至第45開關，其連接在所述第8參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號、所述第4信號與所述第6信號；第46乃至第48開關，其連接在所述第8參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號、所述第3信號與所述第5信號；關于將所述第3信號的互補信號共同輸入到控制端子的開關，(a01)所述第5及第11開關共有1個開關或由2個開關構成；(a02)所述第29及第35開關共有1個開關或由2個開關構成；關于將所述第3信號共同輸入到控制端子的開關，(a03)所述第17及第23開關共有1個開關或由2個開關構成；(a04)所述第41及第47開關共有1個開關或由2個開關構成；關于將所述第4信號共同輸入到控制端子的開關，(a05)所述第14及第20開關共有1個開關或由2個開關構成；(a06)所述第38及第44開關共有1個開關或由2個開關構成；關于將所述第4信號的互補信號共同輸入到控制端子的開關，(a07)所述第2及第8開關共有1個開關或由2個開關構成；(a08)所述第26及第32開關共有1個開關或由2個開關構成；關于將所述第5信號的互補信號共同輸入到控制端子的開關，(a09)所述第6、第12、第18及第24開關共有1個開關；或(a10)所述第6及第12開關共有1個開關或由2個開關構成，所述第18及第24開關共有1個開關或由2個開關構成；關于將所述第5信號共同輸入到控制端子的開關，(a11)所述第30、第36、第42及第48開關共有1個開關；或(a12)所述第30及第36開關共有1個開關或由2個開關構成，所述第42及第48開關共有1個開關或由2個開關構成；關于將所述第6信號共同輸入到控制端子的開關，(a13)所述第27、第33、第39及第45開關共有1個開關；或(a14)所述第27及第33開關共有1個開關或由2個開關構成，所述第39及第45開關共有1個開關或由2個開關構成；關于將所述第6信號的互補信號共同輸入到控制端子的開關，(a15)所述第3、第9、第15及第21開關共有1個開關；或(a16)所述第3及第9開關共有1個開關或由2個開關構成，所述第15及第21開關共有1個開關或由2個開關構成。
18.根據權利要求15所述的輸出電路，其特征在于，所述選擇電路構成為根據成為所述選擇信號的第1乃至第6信號的共計6位，選擇所述第1乃至第8參考電壓，并輸出到所述第1、第2端子；其中具有第1乃至第3開關，其連接在所述第1參考電壓的供給端子與所述第1端子之間，分別向控制端子輸入所述第2信號的互補信號、所述第4信號的互補信號與所述第6信號的互補信號；第4乃至第6開關，其連接在所述第1參考電壓的供給端子與所述第2端子之間，分別向控制端子輸入所述第1信號的互補信號、所述第3信號的互補信號與所述第5信號的互補信號；第7開關，其連接在所述第2參考電壓的供給端子與所述第1及第2開關的連接點之間，并將所述第2信號輸入到控制端子；第8開關，其連接在所述第2參考電壓的供給端子與所述第4及第5開關的連接點之間，并將所述第1信號輸入到控制端子；第9乃至第10開關，其連接在所述第3參考電壓的供給端子與所述第2及第3開關的連接點之間，并將所述第2信號的互補信號與所述第4信號分別輸入到控制端子；第11乃至第12開關，其連接在所述第3參考電壓的供給端子與所述第5及第6開關的連接點之間，并將所述第1信號的互補信號與所述第3信號分別輸入到控制端子；第13開關，其連接在所述第4參考電壓的供給端子與所述第9及第10開關的連接點之間，并將所述第2信號輸入到控制端子；第14開關，其連接在所述第4參考電壓的供給端子與所述第11及第12開關的連接點之間，并將所述第1信號輸入到控制端子；第15乃至第17開關，其連接在所述第5參考電壓的供給端子與所述第1端子之間，并將所述第2信號的互補信號、所述第4信號的互補信號與所述第6信號分別輸入到控制端子；第18乃至第20開關，其連接在所述第5參考電壓的供給端子與所述第2端子之間，并將所述第1信號的互補信號、所述第3信號的互補信號與所述第5信號分別輸入到控制端子；第21開關，其連接在所述第6參考電壓的供給端子與所述第15及第16開關的連接點之間，并將所述第2信號輸入到控制端子；第22開關，其連接在所述第6參考電壓的供給端子與所述第18及第19開關的連接點之間，并將所述第1信號輸入到控制端子；第23乃至第24開關，其連接在所述第7參考電壓的供給端子與所述第16及第17開關的連接點之間，并將所述第2信號的互補信號與所述第4信號分別輸入到控制端子；第25乃至第26開關，其連接在所述第7參考電壓的供給端子與所述第19及第20開關的連接點之間，并將所述第1信號的互補信號與所述第3信號分別輸入到控制端子；第27開關，其連接在所述第8參考電壓的供給端子與所述第23及第24開關的連接點之間，并將所述第2信號輸入到控制端子；第28開關，其連接在所述第8參考電壓的供給端子與所述第25及第26開關的連接點之間，并將所述第1信號輸入到控制端子。
19.根據權利要求15所述的輸出電路，其特征在于，將所述內分比設為1∶2或2∶1，成為所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方輸入電壓之和是所述輸出電壓的3倍的關系，將所述第1乃至第8參考電壓分別設為等間隔的第1乃至第64電平的電壓中的第1、第4、第13、第16、第49、第52、第61、第64電平，在所述選擇電路中，輸出以選擇所述第1、第1參考電壓(A、A)的對而獲得的輸出電壓和選擇所述第8、第8參考電壓(H、H)的對而獲得的輸出電壓為兩端的共計64電平的電壓。
20.根據權利要求1～3中任一項所述的輸出電路，其特征在于，以從能夠輸出的輸出電壓的下限到上限規定的輸出電壓的范圍被分割為互不重疊的多個區間，按照所述各區間，設置與各區間對應的、電壓電平互不相同的至少2個參考電壓，在所述區間中，根據所述多個，即n個參考電壓，最大輸出n的平方個電平的輸出電壓。
21.根據權利要求20所述的輸出電路，其特征在于，所述多個區間中的某個區間內的相鄰電壓電平間隔，與其他區間內的相鄰電壓電平間隔不同。
22.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述放大電路具有輸出端及反相輸入端連接在所述輸出端子上的差動放大電路；一端連接在所述第1端子上的第1開關；連接在所述第1開關的另一端與所述差動放大電路的非反相輸入端之間的第2開關；一端連接在所述第2端子上的第3開關；連接在所述第3開關的另一端與所述差動放大電路的非反相輸入端之間的第4開關；連接在所述第1及第2開關的連接點與第1電源之間的第1電容；和連接在所述第3及第4開關的連接點與所述第1電源之間的第2電容。
23.根據權利要求22所述的輸出電路，其特征在于，在使所述第2及第4開關都斷開，使所述第1及第3開關都接通的期間內，供給到所述第1及第2端子的電壓經由所述第1及第3開關，分別儲存在所述第1及第2電容中；接著，在使所述第1及第3開關都斷開，使所述第2及第4開關都接通的期間內，由所述輸出端子輸出根據所述第1及第2電容的電容比的設定值而內分了所述第1及第2端子的電壓后的電壓。
24.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述放大電路具有第1及第2差動對，其輸入對的一方連接所述第1端子，另一方連接所述輸出端子；第3差動對，其輸入對的一方連接所述第2端子，另一方連接所述輸出端子；分別向所述第1、第2、第3差動對供給電流的第1、第2、第3電流源；共同連接在所述第1乃至第3差動對的輸出對上的負載電路；和連接在所述第1乃至第3差動對的共同輸出對與所述輸出端子之間的放大電路。
25.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述放大電路具有第1及第2差動對，其輸入對的一方連接所述第1端子，另一方連接所述輸出端子；第3差動對，其輸入對的一方連接所述第2端子，另一方連接所述輸出端子；共同連接在所述第1乃至第3差動對上，向所述第1乃至第3差動對供給電流的第1電流源；共同連接在所述第1乃至第3差動對的輸出對上的負載電路；和連接在所述第1乃至第3差動對的共同輸出對與所述輸出端子之間的放大電路。
26.根據權利要求1～3中任一項所述的輸出電路，其特征在于，所述選擇電路輸入電壓值互不相同的第1乃至第m參考電壓，m＝2K，其中K為規定的正整數，根據所述選擇信號，選擇第1乃至第2K參考電壓相關的4K個組合的電壓對中的任一對并向所述第1、第2端子供給，從所述輸出端子最大能夠輸出4K個不同的電壓電平。
27.根據權利要求1～3中任一項所述的輸出電路，其特征在于，將所述內分比設為1∶2或2∶1，成為所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方輸入電壓之和是所述輸出電壓的3倍的關系，所述選擇電路輸入電壓值互不相同的第1乃至第m參考電壓，m＝2K，其中K為規定的正整數，將所述第1乃至第2K參考電壓分別設為等間隔的第1乃至第4K電平的電壓之中、第{1+a1×4(K-1)+a2×4(K-2)+a3×4(K-3)+…+aK×4(K-K)}個電平，式中a1、a2、a3、…、aK取0或3，根據所述選擇信號，從所述輸出端子輸出從第1電平到第4K電平為止的共計4K個互不相同的電平的輸出電壓。
28.一種數據驅動器，根據所輸入的數據信號來驅動數據線，具備權利要求1、2、3、7乃至27中任一項所述的輸出電路，所述數據信號用于被輸入所述選擇電路的所述選擇信號。
29.一種顯示裝置用數據驅動器，包括生成多個電壓電平的灰度等級電壓產生電路；根據視頻數據，輸出從所述多個電壓電平選擇出的至少2個電壓的譯碼器電路；和輸入從所述譯碼器電路輸出的電壓，并由輸出端子輸出與所述視頻數據對應的電壓的放大器，所述數據驅動器具備權利要求1、2、3、7乃至27中任一項所述的輸出電路，所述譯碼器電路由所述輸出電路的所述選擇電路構成，所述選擇電路將來自所述灰度等級電壓產生電路的多個電壓電平作為所述多個參考電壓接收，將所述視頻數據作為所述選擇信號輸入，由輸出端子輸出所述視頻數據所對應的電壓的放大器由所述輸出電路的放大電路構成。
30.一種顯示裝置，其特征在于，具備沿一個方向互相平行延伸的多根數據線；沿與所述一個方向垂直的方向互相平行延伸的多根掃描線；在所述多根數據線與所述多根掃描線的交叉部配置為矩陣狀的多個像素電極；并具有多個晶體管，該多個晶體管對應于所述多個像素電極的每一個，漏極及源極的一方連接在對應的所述像素電極上，所述漏極及源極的另一方連接在對應的所述數據線上，柵極連接著對應的所述掃描線，還包括分別向所述多根掃描線供給掃描信號的柵極驅動器；和分別向所述多根數據線供給輸入數據所對應的灰度等級信號的數據驅動器；所述數據驅動器由權利要求29所述的顯示裝置用的數據驅動器構成。
31.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，以從能夠輸出的輸出電壓的下限到上限規定的輸出電壓的范圍被分割為互不重疊的多個區間，按照所述各區間，設置與各區間對應的、電壓電平互不相同的至少2個參考電壓，在所述區間中，根據所述多個，即n個參考電壓，最大輸出n的平方個電平的輸出電壓。
32.根據權利要求31所述的數字模擬變換電路，其特征在于，所述多個區間中的某個區間內的相鄰電壓電平間隔，與其他區間內的相鄰電壓電平間隔不同。
33.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，所述放大電路具有輸出端及反相輸入端連接在所述輸出端子上的差動放大電路；一端連接在所述第1端子上的第1開關；連接在所述第1開關的另一端與所述差動放大電路的非反相輸入端之間的第2開關；一端連接在所述第2端子上的第3開關；連接在所述第3開關的另一端與所述差動放大電路的非反相輸入端之間的第4開關；連接在所述第1及第2開關的連接點與第1電源之間的第1電容；和連接在所述第3及第4開關的連接點與所述第1電源之間的第2電容。
34.根據權利要求33所述的數字模擬變換電路，其特征在于，在使所述第2及第4開關都斷開，使所述第1及第3開關都接通的期間內，供給到所述第1及第2端子的電壓經由所述第1及第3開關，分別儲存在所述第1及第2電容中；接著，在使所述第1及第3開關都斷開，使所述第2及第4開關都接通的期間內，由所述輸出端子輸出根據所述第1及第2電容的電容比的設定值而內分了所述第1及第2端子的電壓后的電壓。
35.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，所述放大電路具有第1及第2差動對，其輸入對的一方連接所述第1端子，另一方連接所述輸出端子；第3差動對，其輸入對的一方連接所述第2端子，另一方連接所述輸出端子；分別向所述第1、第2、第3差動對供給電流的第1、第2、第3電流源；共同連接在所述第1乃至第3差動對的輸出對上的負載電路；和連接在所述第1乃至第3差動對的共同輸出對與所述輸出端子之間的放大電路。
36.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，所述放大電路具有第1及第2差動對，其輸入對的一方連接所述第1端子，另一方連接所述輸出端子；第3差動對，其輸入對的一方連接所述第2端子，另一方連接所述輸出端子；共同連接在所述第1乃至第3差動對上，向所述第1乃至第3差動對供給電流的第1電流源；共同連接在所述第1乃至第3差動對的輸出對上的負載電路；和連接在所述第1乃至第3差動對的共同輸出對與所述輸出端子之間的放大電路。
37.一種數字模擬變換電路，其特征在于，具備權利要求1、2、3、7乃至27中任一項所述的輸出電路，將由所述數據輸入端子輸入的數字輸入信號作為所述選擇信號而輸入到所述選擇電路，從最大m的平方個互不相同的電壓電平中選擇與所輸入的所述數字輸入信號對應的輸出電壓，并從所述放大電路輸出。
38.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，所述選擇電路輸入電壓值互不相同的第1乃至第m參考電壓、和至少2K位構成的所述數字數據，m＝2K，其中K為規定的正整數，根據所述數字數據信號，選擇第1乃至第2K參考電壓相關的4K組電壓對中的任一對并向所述第1、第2端子供給，從所述輸出端子最大能夠輸出4K個不同的電壓電平。
39.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，將所述內分比設為1∶2或2∶1，所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方輸入電壓之和成為所述輸出電壓的3倍，所述選擇電路輸入電壓值互不相同的第1乃至第m參考電壓，m＝2K，其中K為規定的正整數，將所述第1乃至第2K參考電壓分別設為等間隔的第1乃至第4K電平的電壓之中、第{1+a1×4(K-1)+a2×4(K-2)+a3×4(K-3)+…+aK×4(K-K)}電平，式中a1、a2、a3、…、aK取0或3，根據所輸入的由至少2K位構成的所述數字數據信號，從所述輸出端子輸出從所述第1電平到第4K電平為止的共計4K個互不相同的電平的輸出電壓。
40.一種數字模擬變換電路，其特征在于，具備生成電壓值互不相同的(m×S)個參考電壓的電路，其中m、S為規定的正整數；輸出端子；至少一個譯碼器塊，其輸入所述(m×S)個參考電壓和多位的數字數據信號，根據所述數字數據信號中、成為各自被預先確定的位字段的第1、第2、第3位組的值，將從所述(m×S)個參考電壓中選擇出的電壓分別輸出到第1及第2端子；放大電路，其輸入由所述譯碼器塊供給到所述第1及第2端子的電壓，將以預先確定的規定內分比內分了所述第1及第2端子的電壓后的電壓從所述輸出端子輸出；所述譯碼器塊具有3級結構的電路塊，所述第1級具備S個電路塊，其將所輸入的所述(m×S)個參考電壓中、每m個參考電壓作為輸入，根據所述第1位組的值，從所述m個參考電壓中選擇包含重復在內的2個電壓后輸出；所述第2級具備將用所述第1級的S個電路塊分別選擇的2個電壓的一方作為輸入，根據所述第2位組的值，從所輸入的S個電壓中選擇1個電壓后輸出的電路塊；和將用所述第1級的S個電路塊分別選擇的2個電壓的另一方作為輸入，根據所述第2位組的值，從所輸入的S個電壓中選擇1個電壓后輸出的電路塊；所述第3級具備輸入由所述第2級的2個電路塊分別選擇輸出的電壓，根據所述第3位組的值，以將所輸入的2個電壓分別供給到所述第1及第2端子或將其切斷的方式進行控制的1個電路塊，根據所述第1乃至第3位組的信號值，由所述輸出端子輸出(m2×S)個互不相同的電壓電平中的任一個。
41.根據權利要求40所述的數字模擬變換電路，其特征在于，在所述第3位組的各位全部包含于所述第1位組和/或所述第2位組內時，省略所述第3級的電路塊，成為將所述第2級的2個電路塊的輸出分別供給到所述第1及第2端子的構成。
42.一種數字模擬變換電路，其特征在于，具備生成電壓值互不相同的(m×S)個參考電壓的電路，其中m、S為規定的正整數；輸出端子；至少一個譯碼器塊，其輸入所述(m×S)個參考電壓和多位的數字數據信號，根據所述數字數據信號中、成為各自被預先確定的位字段的第1、第2、第3位組的值，將從所述(m×S)個參考電壓中選擇出的電壓分別輸出到第1及第2端子；放大電路，其輸入由所述譯碼器塊供給到所述第1及第2端子的電壓，將以預先確定的規定內分比內分了所述第1及第2端子的電壓后的電壓從所述輸出端子輸出；所述譯碼器塊具有3級結構的電路塊，所述第1級具備m個電路塊，其將所輸入的所述(m×S)個參考電壓中、每S個參考電壓作為輸入，根據所述第1位組的值，從所述S個參考電壓中選擇1個電壓后輸出；所述第2級具備將用所述第1級的m個電路塊選擇的m個電壓作為輸入，根據所述第2位組的值，從所輸入的m個電壓中選擇2個電壓后輸出的1個電路塊；所述第3級具備輸入由所述第2級電路塊選擇輸出的2個電壓，根據所述第3位組的值，以將所輸入的2個電壓分別供給到所述第1及第2端子或將其切斷的方式進行控制的1個電路塊，根據所述第1乃至第3位組的信號值，由所述輸出端子輸出(m2×S)個互不相同的電壓電平中的任一個。
43.根據權利要求42所述的數字模擬變換電路，其特征在于，還具備所述m的值共同或不同的譯碼器塊，在所述m的值最大的譯碼器塊中，在所述第3位組的各位全部包含于所述第1位組和/或所述第2位組內時，省略所述第3級的電路塊，成為將所述第2級電路塊的輸出分別供給到所述第1及第2端子。
44.一種數字模擬變換電路，其特征在于，具備分別由權利要求40所述的譯碼器塊構成的第1乃至第3譯碼器塊，所述數字數據信號由8位數字數據信號(D7、D6、D5、D4、D3、D2、D1、D0)構成，所述第1及第2譯碼器塊都將所述m設為2、將所述S設為8，分別輸入16個參考電壓，將所述第1、第2、第3位組分別設為所述8位數字數據信號(D7、D6、D5、D4、D3、D2、D1、D0)中的(D1、D0)、(D4、D3、D2)、(D7、D6、D5)，所述第3譯碼器塊將所述m設為4、將所述S設為12，輸入48個參考電壓，將所述第1、第2、第3位組分別設為所述8位數字數據信號(D7、D6、D5、D4、D3、D2、D1、D0)中的(D3、D2、D1、D0)、(D7、D6、D5、D4)、(D7、D6、D5)，所述第1乃至第3譯碼器塊各自的2個輸出的一方共同連接在所述第1端子上，所述第1乃至第3譯碼器塊各自的2個輸出的另一方共同連接在所述第2端子上，根據所述8位數字數據信號，從所述輸出端子能夠輸出256個互不相同的電壓電平中的任一個。
45.根據權利要求44所述的數字模擬變換電路，其特征在于，省略所述第3譯碼器塊的所述第3級電路塊，將所述2個第2級電路塊的輸出分別連接在所述第1及第2端子上。
46.一種數字模擬變換電路，其特征在于，具備分別由權利要求42所述的譯碼器塊構成的第1乃至第3譯碼器塊，所述數字數據信號由8位數字數據信號(D7、D6、D5、D4、D3、D2、D1、D0)構成，所述第1及第2譯碼器塊都將所述m設為2、將所述S設為8，分別輸入16個參考電壓，將所述第1、第2、第3位組分別設為所述8位數字數據信號(D7、D6、D5、D4、D3、D2、D1、D0)中的(D4、D3、D2)、(D1、D0)、(D7、D6、D5)，所述第3譯碼器塊將所述m設為4、將所述S設為12，輸入48個參考電壓，將所述第1、第2、第3位組分別設為所述8位數字數據信號(D7、D6、D5、D4、D3、D2、D1、D0)中的(D7、D6、D5、D4)、(D3、D2、D1、D0)、(D7、D6、D5)，所述第1乃至第3譯碼器塊各自的2個輸出的一方共同連接在所述第1端子上，所述第1乃至第3譯碼器塊各自的2個輸出的另一方共同連接在所述第2端子上，根據所述8位數字數據信號，從所述輸出端子能夠輸出256個互不相同的電壓電平中的任一個。
47.根據權利要求46所述的數字模擬變換電路，其特征在于，省略所述第3譯碼器塊的所述第3級電路塊，將所述第2級電路塊的2個輸出分別連接在所述第1及第2端子上。
48.根據權利要求40～47中任一項所述的數字模擬變換電路，其特征在于，將所述內分比設為1∶2或2∶1。
49.一種顯示裝置，其特征在于，具備包含權利要求40～48中任一項所述的數字模擬變換電路的數據驅動器；和顯示面板；根據所述數據驅動器的輸出信號，驅動所述顯示面板的數據線。
50.一種輸出電路，其特征在于，具備輸入電壓值互不相同的(m×S)個參考電壓的多個端子，其中m、S為規定的正整數；輸出端子；選擇電路，其輸入所述(m×S)個參考電壓和多位的數字數據信號，根據所述數字數據信號中、成為各自被預先確定的位字段的第1、第2、第3位組的值，將從所述(m×S)個參考電壓中選擇出的電壓分別輸出到第1及第2端子；放大電路，其輸入由所述選擇電路供給到所述第1及第2端子的電壓，將以預先確定的規定內分比內分了所述第1及第2端子的電壓后的電壓從所述輸出端子輸出；所述選擇電路具有3級結構的電路塊，所述第1級具備S個電路塊，其將所輸入的所述(m×S)個參考電壓中、每m個參考電壓作為輸入，根據所述第1位組的值，從所述m個參考電壓中選擇包含重復在內的2個電壓后輸出；所述第2級具備將用所述第1級的S個電路塊分別選擇的2個電壓的一方作為輸入，根據所述第2位組的值，從所輸入的S個電壓中選擇1個電壓后輸出的電路塊；和將用所述第1級的S個電路塊分別選擇的2個電壓的另一方作為輸入，根據所述第2位組的值，從所輸入的S個電壓中選擇1個電壓后輸出的電路塊；所述第3級具備輸入由所述第2級的2個電路塊分別選擇輸出的電壓，根據所述第3位組的值，以將所輸入的2個電壓分別供給到所述第1及第2端子或將其切斷的方式進行控制的1個電路塊，根據所述第1乃至第3位組的信號值，由所述輸出端子輸出(m2×S)個互不相同的電壓電平中的任一個。
51.根據權利要求50所述的輸出電路，其特征在于，在所述第3位組的各位全部包含于所述第1位組和/或所述第2位組內時，省略所述第3級的電路塊，成為將所述第2級的2個電路塊的輸出分別供給到所述第1及第2端子的構成。
52.一種輸出電路，其特征在于，具備輸入電壓值互不相同的(m×S)個參考電壓的多個端子，其中m、S為規定的正整數；輸出端子；選擇電路，其輸入所述(m×S)個參考電壓和多位的數字數據信號，根據所述數字數據信號中、成為各自被預先確定的位字段的第1、第2、第3位組的值，將從所述(m×S)個參考電壓中選擇出的電壓分別輸出到第1及第2端子；放大電路，其輸入由所述選擇電路供給到所述第1及第2端子的電壓，將以預先確定的規定內分比內分了所述第1及第2端子的電壓后的電壓從所述輸出端子輸出；所述選擇電路具有3級結構的電路塊，所述第1級具備m個電路塊，其將所輸入的所述(m×S)個參考電壓中、每S個參考電壓作為輸入，根據所述第1位組的值，從所述S個參考電壓中選擇1個電壓后輸出；所述第2級具備將用所述第1級的m個電路塊選擇的m個電壓作為輸入，根據所述第2位組的值，從所輸入的m個電壓中選擇2個電壓后輸出的1個電路塊；所述第3級具備輸入由所述第2級電路塊選擇輸出的2個電壓，根據所述第3位組的值，以將所輸入的2個電壓分別供給到所述第1及第2端子或將其切斷的方式進行控制的1個電路塊，根據所述第1乃至第3位組的信號值，由所述輸出端子輸出(m2×S)個互不相同的電壓電平中的任一個。
53.根據權利要求52所述的輸出電路，其特征在于，還具備多個所述m的值共同或不同的所述選擇電路，在所述m的值最大的選擇電路中，在所述第3位組的各位全部包含于所述第1位組和/或所述第2位組內時，省略所述第3級的電路塊，成為將來自所述第2級電路塊的輸出分別供給到所述第1及第2端子。
54.根據權利要求50～53中任一項所述的輸出電路，其特征在于，將所述內分比設為1∶2或2∶1。
55.一種數據驅動器，其中根據所輸入的數據信號來驅動數據線，其特征在于，具備生成電壓值互不相同的多個參考電壓的灰度等級電壓產生電路；和權利要求50～54中任一項所述的輸出電路；所述數據信號用于被輸入所述選擇電路的所述數字數據信號。
56.一種顯示裝置，其特征在于，具備沿一個方向互相平行延伸的多根數據線；沿與所述一個方向垂直的方向互相平行延伸的多根掃描線；在所述多根數據線與所述多根掃描線的交叉部配置為矩陣狀的多個像素電極；并具有多個晶體管，該多個晶體管對應于所述多個像素電極的每一個，漏極及源極的一方連接在對應的所述像素電極上，所述漏極及源極的另一方連接在對應的所述數據線上，柵極連接著對應的所述掃描線，還包括分別向所述多根掃描線供給掃描信號的柵極驅動器；和分別向所述多根數據線供給輸入數據所對應的灰度等級信號的數據驅動器；所述數據驅動器由權利要求55所述的數據驅動器構成。
57.根據權利要求1～3所述的輸出電路，其特征在于，將所述m設為2K，其中K為規定的正整數，所述選擇電路構成為根據成為所述選擇信號的第1乃至第2K信號的共計2K位的信號，選擇第1乃至第2K參考電壓后輸出到所述第1、第2端子，具備從第1列到第K列為止的電路塊組，所述各電路塊具有4個輸入端子和2個輸出端子，由所述4個輸入端子接收電壓信號，由所述2個輸出端子輸出根據2位信號而選擇出的電壓信號，所述第1列由2的(K-1)次方個所述電路塊構成，2的(K-1)次方個所述電路塊分別向4個輸入端子中每兩個共同連接的2個輸入端輸入所述第1乃至第2K參考電壓的各兩個，根據所述第1、第2信號分別選擇2個電壓信號后輸出，第F列由2的(K-F)次方個所述電路塊構成，所述2的(K-F)次方個電路塊分別向4個輸入端子輸入第(F-1)列的各兩個電路塊的輸出電壓，根據第(2F-1)、第2F信號，分別選擇2個電壓信號后輸出，其中F為2到K的正整數，所述第K列的電路塊組的2個輸出電壓信號被輸出到所述第1、第2端子。
58.根據權利要求57所述的輸出電路，其特征在于，所述電路塊針對所述4個輸入端子、即第1乃至第4輸入端子與所述2個輸出端子、即第1乃至第2輸出端子，具有分別插入所述第1及第3輸入端子與所述第1輸出端子之間，并根據所述2個位信號的一方信號而被進行接通/斷開控制的2個開關；和分別插入所述第2及第4輸入端子與所述第2輸出端子之間，并根據所述2個位信號的另一方信號而被進行接通/斷開控制的2個開關。
59.根據權利要求4～6中任一項所述的數字模擬變換電路，其特征在于，將所述m設為2K，其中K為規定的正整數，所述選擇電路構成為根據成為所述選擇信號的第1乃至第2K信號的共計2K位的信號，選擇第1乃至第2K參考電壓后輸出到所述第1、第2端子，具備從第1列到第K列為止的電路塊組，所述各電路塊具有4個輸入端子和2個輸出端子，由所述4個輸入端子接收電壓信號，由所述2個輸出端子輸出根據2位信號而選擇出的電壓信號，所述第1列由2的(K-1)次方個所述電路塊構成，2的(K-1)次方個所述電路塊分別向4個輸入端子中每兩個共同連接的2個輸入端輸入所述第1乃至第2K參考電壓的各兩個，根據所述第1、第2信號分別選擇2個電壓信號后輸出，第F列由2的(K-F)次方個所述電路塊構成，所述2的(K-F)次方個電路塊分別向4個輸入端子輸入第(F-1)列的各兩個電路塊的輸出電壓，根據第(2F-1)、第2F信號，分別選擇2個電壓信號后輸出，其中F為2到K的正整數，所述第K列的電路塊組的2個輸出電壓信號被輸出到所述第1、第2端子。
60.根據權利要求59所述的數字模擬變換電路，其特征在于，所述電路塊針對所述4個輸入端子、即第1乃至第4輸入端子與所述2個輸出端子、即第1乃至第2輸出端子，具有分別插入所述第1及第3輸入端子與所述第1輸出端子之間，并根據所述2個位信號的一方信號而被進行接通/斷開控制的2個開關；和分別插入所述第2及第4輸入端子與所述第2輸出端子之間，并根據所述2個位信號的另一方信號而被進行接通/斷開控制的2個開關。
61.一種顯示裝置，其特征在于，具備數據驅動器，其包含權利要求59或60所述的數字模擬變換電路；和顯示面板；根據所述數據驅動器的輸出信號，驅動所述顯示面板的數據線。
62.一種輸出電路，其特征在于，具備譯碼器電路，其輸入電壓值互不相同的多個，即m個參考電壓，將由數據輸入端子輸入的數字數據信號作為選擇信號，從所述m個參考電壓中選擇2個相同或不同的參考電壓并順次輸出；和放大電路，其通過1個端子順次輸入用所述譯碼器電路選擇出的2個電壓，從輸出端子輸出以預先確定的規定內分比內分了2個電壓后的電壓。
63.一種數字模擬變換電路，其特征在于，具備譯碼器電路，其輸入電壓值互不相同的多個，即m個參考電壓，將由數據輸入端子輸入的數字數據信號作為選擇信號，從所述m個參考電壓中選擇2個相同或不同的參考電壓并順次輸出；和放大電路，其通過1個端子順次輸入用所述譯碼器電路選擇出的2個電壓，從輸出端子輸出以預先確定的規定內分比內分了2個電壓后的電壓。
64.根據權利要求63所述的數字模擬變換電路，其特征在于，所述數字模擬變換電路從輸出端子輸出與所述m個參考電壓的m的平方種組合對應的m的平方個不同的電壓。
65.根據權利要求63或64所述的數字模擬變換電路，其特征在于，從所述輸出端子輸出的電壓為均等間隔的多個電壓。
66.根據權利要求63所述的數字模擬變換電路，其特征在于，所述放大電路包含電容元件和開關，將由所述1個端子順次供給的第1、第2電壓通過所述電容元件及開關的連接切換進行運算后輸出。
67.根據權利要求63所述的數字模擬變換電路，其特征在于，具備數據輸入控制電路，其進行控制，以便根據控制信號，輸出所輸入的多位的數字數據信號中、由奇數及偶數位的一方構成的多位，接著順次輸出由奇數及偶數位的另一方構成的多位，所述數據輸入控制電路的輸出被供給到所述譯碼器電路。
68.根據權利要求67所述的數字模擬變換電路，其特征在于，所述譯碼器電路備有開關組，其連接在所述1個端子與至少一個所述參考電壓的供給端子之間，通過來自所述數據輸入控制電路的輸入來進行接通/斷開控制。
69.根據權利要求63所述的數字模擬變換電路，其特征在于，所述放大電路備有輸出端子反饋連接在反相輸入端子上的差動放大器；連接在所述1個端子與所述差動放大器的非反相輸入端子之間的第1開關；一端連接在所述1個端子上的第2開關；連接在所述第2開關的另一端與所述非反相輸入輸入端子之間的第3開關；連接在所述第1開關、所述第3開關與所述非反相輸入端子的連接點和基準電壓端子之間的第1電容；和連接在所述第2開關與所述第3開關的連接點和所述基準電壓端子之間的第2電容。
70.根據權利要求63所述的數字模擬變換電路，其特征在于，所述放大電路具有輸出對共同連接在負載電路上，以各自對應的電流源驅動的多個差動對；和輸入端連接在所述負載電路與所述多個差動對的輸出對的共同連接點的至少一個上，所述輸出端連接在所述輸出端子上的放大級；并具備一端連接在所述1個端子上的開關；連接在所述開關的另一端與基準電壓端子之間的電容；所述多個差動對中、規定個的差動對的輸入對的一方連接所述1個端子，剩余的差動對的輸入對的一方共同連接所述開關的另一端，所述多個差動對的輸入對的另一方共同連接著所述輸出端子。
71.一種數據驅動器，其中根據所輸入的數字數據信號來驅動數據線，其特征在于，備有權利要求63～70中任一項所述的數字模擬變換電路。
72.一種顯示裝置，其特征在于，具備數據驅動器，其包含權利要求63～70中任一項所述的數字模擬變換電路；和顯示面板；根據所述數據驅動器的輸出信號，驅動所述顯示面板的數據線。
73.一種顯示裝置，其特征在于，具備沿一個方向互相平行延伸的多根數據線；沿與所述一個方向垂直的方向互相平行延伸的多根掃描線；在所述多根數據線與所述多根掃描線的交叉部配置為矩陣狀的多個像素電極；并具有多個晶體管，該多個晶體管對應于所述多個像素電極的每一個，漏極及源極的一方連接在對應的所述像素電極上，所述漏極及源極的另一方連接在對應的所述數據線上，柵極連接著對應的所述掃描線，還包括分別向所述多根掃描線供給掃描信號的柵極驅動器；和分別向所述多根數據線供給輸入數據所對應的灰度等級信號的數據驅動器；所述數據驅動器由權利要求71所述的數據驅動器構成。
74.根據權利要求73所述的顯示裝置，其特征在于，進一步備有數據變換表，其用于使n位的視頻數據按RGB，即紅、綠、藍分別與m位的視頻數據對應，其中n＜m；數據變換電路，其輸入所述n位的視頻數據，參照所述數據變換表，變換為所述m位的視頻數據，并輸出到所述數據驅動器。
75.根據權利要求63～65中任一項所述的數字模擬變換電路，其特征在于，將所述內分比設為1∶2或2∶1，成為所述第1、第2端子的一方輸入電壓的2倍電壓與所述第1、第2端子的另一方輸入電壓之和為所述輸出電壓的3倍的關系，所述選擇電路輸入電壓值互不相同的第1乃至第m參考電壓，m＝2K，其中K為規定的正整數，將所述第1乃至第2K參考電壓分別設為等間隔的第1乃至第4K電平的電壓之中、第{1+a1×4(K-1)+a2×4(K-2)+a3×4(K-3)+…+aK×4(K-K)}電平，其中a1、a2、a3、…、aK取0或3，根據所述選擇信號，輸出從第1電平到第4K電平為止的共計4K個互不相同的電平的輸出電壓。
全文摘要
本發明提供一種輸出電路、數字模擬變換電路以及顯示裝置，其中備有選擇電路(12)，其輸入電壓值互不相同的m個參考電壓，根據選擇信號，選擇并輸出2個電壓；放大器(13)，其從2個輸入端子(T1、T2)輸入從選擇電路12輸出的2個參考電壓，輸出根據2個輸入端子電壓V(T1)、V(T2)并以規定的比內插過的輸出電壓。或者，也可以是選擇電路(12)順次輸出所選擇的2個電壓，放大器(13)輸出順次輸入2個電壓并內插過的輸出電壓。這樣，可以削減所需的輸入電壓數，同時削減晶體管數以達到節省面積化。
文檔編號G02F1/133GK1790917SQ200510131698
公開日2006年6月21日 申請日期2005年12月16日 優先權日2004年12月16日
發明者土弘, 石井順一郎 申請人:日本電氣株式會社