移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置的制造方法
【專利摘要】本發明公開了一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置，包括第一控制模塊、第二控制模塊和第三控制模塊；其中，第一控制模塊在第一時鐘信號端和第二時鐘信號端的控制下，控制上拉節點的電位；第二控制模塊在上拉節點和第一時鐘信號端的控制下，控制第一信號輸出端的電位；第三控制模塊在上拉節點、第一時鐘信號端、第二時鐘信號端和復位信號端的控制下，控制第二信號輸出端的電位。由于通過上述三個模塊的相互配合，可以使移位寄存器實現更穩定的性能，這樣在氧化物工藝存在波動或者光照負漂時，可以使得移位寄存器輸出穩定，減小因為Vth負偏漏電產生的噪聲。
【專利說明】
移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置
技術領域
[0001]本發明涉及顯示技術領域，尤指一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置。
【背景技術】
[0002]在科技發展日新月異的現今時代中，液晶顯示器已經廣泛地應用在電子顯示產品上，如電視機、計算機、手機及個人數字助理等。液晶顯示器包括數據驅動器(SourceDriver)、柵極驅動裝置(Gate Driver)及液晶顯示面板等。其中，液晶顯示面板中具有像素陣列，而柵極驅動裝置用以依序開啟像素陣列中對應的像素行，以將數據驅動器輸出的像素數據傳輸至像素，進而顯示待顯圖像。
[0003]目前，柵極驅動裝置一般通過陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅動(Gate Driver on Array,GOA)工藝，這種集成工藝不僅節省了成本，而且可以做到液晶面板(Panel)兩邊對稱的美觀設計，同時，也省去了柵極集成電路(ICJntegratedCircuit)的綁定(Bonding)區域以及扇出(Fan-out)的布線空間，從而可以實現窄邊框的設計;并且，這種集成工藝還可以省去柵極掃描線方向的Bonding工藝，從而提高了產能和良率。
[0004]現有的柵極驅動裝置通常由多個級聯的移位寄存器構成;其中各級移位寄存器的信號輸出端所輸出信號一般是由上拉節點和時鐘信號控制的，每一級移位寄存器的輸出信號作為下一級移位寄存器的輸入信號，并作為上一級移位寄存器的復位信號。這種移位寄存器的實現方法有很多種，可以包含不同多個晶體管和電容。常用的有12T1C，9T1C，13T1C等等結構。移位脈沖的實現都至少要包含一組時鐘信號、一個上拉晶體管、一個下拉晶體管和一個輸出晶體管。現有的氧化物工藝中，非晶銦鎵鋅氧化物(a-1GZO)GOA良率不如非晶硅(a-Si)和其他成熟過程，有許多工藝問題如閾值電壓Vth不均勻，NBTIS和PBTS的性能不好，低成本的集成柵極移位寄存器的性能較差。
【發明內容】
[0005]有鑒于此，本發明實施例提供一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置，可以使移位寄存器實現更穩定的性能，減小因為Vth負偏漏電產生的噪聲。
[0006]因此，本發明實施例提供了一種移位寄存器，包括:第一控制模塊、第二控制模塊、第三控制模塊;其中，
[0007]所述第一控制模塊的第一端與第一時鐘信號端連接、第二端與信號輸入端連接、第三端與第二時鐘信號端連接、第四端與第一電平信號端連接、第五端與上拉節點連接;所述第一控制模塊用于在所述第一時鐘信號端和第二時鐘信號端的控制下，控制所述上拉節點的電位；
[0008]所述第二控制模塊的第一端與第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第一時鐘信號端連接、第四端與所述第一電平信號端連接、第五端與第一信號輸出端連接;所述第二控制端模塊用于在所述上拉節點和第一時鐘信號端的控制下，控制所述第一信號輸出端的電位；
[0009]所述第三控制模塊的第一端與所述第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第一時鐘信號端連接、第四端與所述第二時鐘信號端連接、第五端與復位信號端連接、第六端與第二電平信號端連接、第七端與第二信號輸出端連接;所述第三控制模塊用于在所述上拉節點、第一時鐘信號端、第二時鐘信號端和復位信號端的控制下，控制所述第二信號輸出端的電位。
[0010]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第一控制模塊，包括:輸入單元和下拉單元；
[0011]所述輸入單元的第一端與所述第一時鐘信號端連接、第二端與所述信號輸入端連接、第三端與所述上拉節點連接;所述輸入單元用于在所述第一時鐘信號端的控制下，控制所述上拉節點的電位；
[0012]所述下拉單元的第一端與所述第二時鐘信號端連接、第二端與所述第一電平信號端連接、第三端與所述上拉節點連接;所述下拉單元用于在所述第二時鐘信號端的控制下，拉低所述上拉節點的電位。
[0013]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述輸入單元包括:第一開關晶體管；
[0014]所述第一開關晶體管的柵極與所述第一時鐘信號端連接，源極與所述信號輸入端連接，漏極與所述上拉節點連接。
[0015]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述下拉單元包括:第二開關晶體管；
[0016]所述第二開關晶體管的柵極與所述第二時鐘信號端連接、源極與所述第一電平信號端連接、漏極與所述上拉節點連接。
[0017]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第二控制模塊包括:第一輸出單元和第二輸出單元；
[0018]所述第一輸出單元的第一端與所述第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第一信號輸出端連接;所述第一輸出單元用于在所述上拉節點的控制下，將所述第三時鐘信號端的信號通過所述第一信號輸出端輸出；
[0019]所述第二輸出單元的第一端與所述第一時鐘信號端連接、第二端與所述第一電平信號端連接、第三端與所述第一信號輸出端連接;所述第二輸出單元用于在所述第一時鐘信號端的控制下，將所述第一電平信號端的信號通過所述第一信號輸出端輸出。
[0020]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第一輸出單元包括:第三開關晶體管和電容；
[0021]所述第三開關晶體管的柵極與所述上拉節點連接，源極與所述第三時鐘信號端連接，漏極與所述第一信號輸出端連接；
[0022]所述電容的兩端分別電連接至所述上拉節點和第一信號輸出端。
[0023]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第二輸出單元包括:第四開關晶體管；
[0024]所述第四開關晶體管的柵極與第一時鐘信號端連接，源極與所述第一電平信號端連接，漏極與所述第一信號輸出端連接。
[0025]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第三控制模塊包括第三輸出單元、第四輸出單元和復位單元；
[0026]所述第三輸出單元的第一端與所述第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第二信號輸出端連接;所述第三輸出單元用于在所述上拉節點的控制下，將所述第三時鐘信號端的信號通過所述第二信號輸出端輸出；
[0027]所述第四輸出單元的第一端與所述第一時鐘信號端連接、第二端與所述第二時鐘信號端、第三端與所述第二電平信號端連接、第四端與所述第二信號輸出端連接;所述第四輸出單元用于在所述第一時鐘信號端和第二時鐘信號端的控制下，將所述第二電平信號端的信號通過所述第二信號輸出端輸出；
[0028]所述復位單元的第一端與所述復位信號端連接、第二端與所述第二電平信號端連接、第三端與所述第二信號輸出端連接;所述復位單元用于在所述復位信號端的控制下，對所述第二信號輸出端進行復位。
[0029]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第三輸出單元包括:第五開關晶體管；
[0030]所述第五開關晶體管的柵極與所述上拉節點連接，源極與所述第三時鐘信號端連接，漏極與所述第二信號輸出端連接。
[0031]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第四輸出單元包括:第六開關晶體管和第七開關晶體管；
[0032]所述第六開關晶體管的柵極與所述第一時鐘信號端連接，源極與所述第二電平信號端連接，漏極與所述第二信號輸出端連接；
[0033]第七開關晶體管的柵極與所述第二時鐘信號端連接，源極與所述第二電平信號端連接，漏極與所述第二信號輸出端連接。
[0034]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述復位單元包括:第八開關晶體管；
[0035]所述第八開關晶體管的柵極與所述復位信號端連接，源極與所述第二電平信號端連接，漏極與所述第二信號輸出端連接。
[0036]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第一時鐘信號端和第三時鐘信號端輸入的信號為反相的時鐘信號;所述第二時鐘信號端的周期是所述第一時鐘信號端和第三時鐘信號端的周期的2倍。
[0037]在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第一電平信號端的電位低于第二電平信號端的電位；
[0038]所述第一時鐘信號端、第二時鐘信號端和第三時鐘信號端的低電位低于第一電平信號端的電位。
[0039]本發明實施例提供的一種柵線集成驅動電路，包括級聯的多個本發明實例例提供的移位寄存器；
[0040]第N級移位寄存器的第一信號輸出端分別與第N+1級移位寄存器的信號輸入端和第N-4級移位寄存器的復位信號端連接；
[0041]每一級移位寄存器的第二信號輸出端均與柵線連接;其中，N為正整數。
[0042]本發明實施例還提供了一種陣列基板，包括本發明實施例提供的上述柵線集成驅動電路。
[0043]本發明實施例還提供了一種顯示裝置，包括本發明實施例提供的上述陣列基板。
[0044]本發明實施例的有益效果包括:
[0045]本發明實施例提供的一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置，該移位寄存器包括:第一控制模塊、第二控制模塊、第三控制模塊;其中，第一控制模塊的第一端與第一時鐘信號端連接、第二端與信號輸入端連接、第三端與第二時鐘信號端連接、第四端與第一電平信號端連接、第五端與上拉節點連接;第一控制模塊用于在第一時鐘信號端和第二時鐘信號端的控制下，控制上拉節點的電位;第二控制模塊的第一端與第三時鐘信號端連接、第二端與上拉節點連接、第三端與第一時鐘信號端連接、第四端與第一電平信號端連接、第五端與第一信號輸出端連接;第二控制端模塊用于在上拉節點和第一時鐘信號端的控制下，控制第一信號輸出端的電位;第三控制模塊的第一端與第三時鐘信號端連接、第二端與上拉節點連接、第三端與第一時鐘信號端連接、第四端與第二時鐘信號端連接、第五端與復位信號端連接、第六端與第二電平信號端連接、第七端與第二信號輸出端連接;第三控制模塊用于在上拉節點、第一時鐘信號端、第二時鐘信號端和復位信號端的控制下，控制第二信號輸出端的電位。由于通過上述三個模塊的相互配合，可以使移位寄存器實現更穩定的性能，這樣在氧化物工藝存在波動或者光照負漂時，可以使得移位寄存器輸出穩定，減小因為Vth負偏漏電產生的噪聲。
【附圖說明】
[0046]圖1為本發明實施例提供的移位寄存器的結構示意圖；
[0047]圖2為本發明實施例提供的移位寄存器的具體結構示意圖之一；
[0048]圖3為本發明實施例提供的移位寄存器的具體結構示意圖之二；
[0049]圖4為本發明實施例提供的移位寄存器的工作時序圖；
[0050]圖5為本發明實施例提供的柵線集成驅動電路的示意圖；
[0051 ]圖6為圖5中所有時鐘信號端的工作時序圖。
【具體實施方式】
[0052]為了使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明作進一步地詳細描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其它實施例，都屬于本發明保護的范圍。
[0053]下面結合附圖，對本發明實施例提供的移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置的【具體實施方式】進行詳細地說明。
[0054]本發明實施例提供了一種移位寄存器，如圖1和圖2所示，包括:第一控制模塊1，第二控制模塊2，第三控制模塊3;其中，
[0055]第一控制模塊I的第一端與第一時鐘信號端CLKl連接、第二端與信號輸入端Input連接、第三端與第二時鐘信號端CLK2連接、第四端與第一電平信號端LVGL連接、第五端與上拉節點PU連接;第一控制模塊I用于在第一時鐘信號端CLKl和第二時鐘信號端CLK2的控制下，控制上拉節點PU的電位；
[0056]第二控制模塊2的第一端與第三時鐘信號端CLK3連接、第二端與上拉節點PU連接、第三端與第一時鐘信號端CLKl連接、第四端與第一電平信號端LVGL連接、第五端與第一信號輸出端Output N_C連接;第二控制端模塊2用于在上拉節點PU和第一時鐘信號端CLKl的控制下，控制第一信號輸出端Output N_C的電位；
[0057]第三控制模塊3的第一端與第三時鐘信號端CLK3連接、第二端與上拉節點PU連接、第三端與第一時鐘信號端CLKl連接、第四端與第二時鐘信號端CLK2連接、第五端與復位信號端連接、第六端與第二電平信號端VGL連接、第七端與第二信號輸出端Output N連接;第三控制模塊3用于在上拉節點HJ、第一時鐘信號端CLK1、第二時鐘信號端CLK2和復位信號端Output肝4_(3的控制下，控制第二信號輸出端Output N的電位。
[0058]在本發明實施例提供的上述移位寄存器，包括:第一控制模塊、第二控制模塊、第三控制模塊;其中，第一控制模塊分別與第一時鐘信號端、信號輸入端、第二時鐘信號端、第一電平信號端、上拉節點連接;第一控制模塊用于在第一時鐘信號端和第二時鐘信號端的控制下，控制上拉節點的電位;第二控制模塊分別與第三時鐘信號端、上拉節點、第一時鐘信號端、第一電平信號端、第一信號輸出端連接;第二控制端模塊用于在上拉節點和第一時鐘信號端的控制下，控制第一信號輸出端的電位;第三控制模塊分別與第三時鐘信號端、上拉節點、第一時鐘信號端、第二時鐘信號端、復位信號端、第二電平信號端、第二信號輸出端連接;第三控制模塊用于在上拉節點、第一時鐘信號端、第二時鐘信號端和復位信號端的控制下，控制第二信號輸出端的電位。由于通過上述三個模塊的相互配合，可以使移位寄存器實現更穩定的性能，這樣在氧化物工藝存在波動或者光照負漂時，可以使得移位寄存器輸出穩定，減小因為Vth負偏漏電產生的噪聲。
[0059]下面結合具體實施例，對本發明進行詳細說明。需要說明的是，本實施例中是為了更好的解釋本發明，但不限制本發明。
[0060]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第一控制模塊I，包括:輸入單元11和下拉單元12;
[0061]輸入單元11的第一端與第一時鐘信號端CLKl連接、第二端與信號輸入端Input連接、第三端與上拉節點PU連接;輸入單元11用于在第一時鐘信號端CLKl的控制下，控制上拉節點HJ的電位；
[0062]下拉單元12的第一端與第二時鐘信號端CLK2連接、第二端與第一電平信號端LVGL連接、第三端與上拉節點HJ連接;下拉單元12用于在第二時鐘信號端CLK2的控制下，拉低上拉節點PU的電位。
[0063]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，輸入單元11包括:第一開關晶體管Tl ；
[0064]第一開關晶體管Tl的柵極與第一時鐘信號端CLKl連接，源極與信號輸入端Input連接，漏極與上拉節點PU連接。
[0065]具體地，如圖3所示，在第一時鐘信號端CLKl的控制下，當第一開關晶體管Tl處于導通狀態時，信號輸入端Input輸出的信號通過第一開關晶體管Tl傳輸至上拉節點PU，進而控制上拉節點PU的電位。
[0066]以上僅是舉例說明移位寄存器中輸入單元11的具體結構，在具體實施時，輸入單元11的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0067]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，下拉單元12具體可以包括:第二開關晶體管T2;
[0068]第二開關晶體管T2的柵極與第二時鐘信號端CLK2連接、源極與第一電平信號端LVGL連接、漏極與上拉節點HJ連接。
[0069]具體地，在第二時鐘信號端CLK2的控制下，當第二開關晶體管T2處于導通狀態時，可以控制上拉節點PU與第一電平信號端LVGL連通，此時若上拉節點PU的電位高于第一電平信號端LVGL的電位時，第一電平信號端LVGL可以將上拉節點PU的電位拉低。
[0070]以上僅是舉例說明移位寄存器中下拉單元12的具體結構，在具體實施時，下拉單元12的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0071]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第二控制模塊2具體可以包括:第一輸出單元21和第二輸出單元22;
[0072]第一輸出單元21的第一端與第三時鐘信號端CLK3連接、第二端與上拉節點PU連接、第三端與第一信號輸出端Output N_C連接;第一輸出單元21用于在上拉節點PU的控制下，將第三時鐘信號端CLK3的信號通過第一信號輸出端Output N_C輸出；
[0073]第二輸出單元22的第一端與第一時鐘信號端CLKl連接、第二端與第一電平信號端LVGL連接、第三端與第一信號輸出端Output N_C連接;第二輸出單元22用于在第一時鐘信號端CLKl的控制下，將第一電平信號端LVGL的信號通過第一信號輸出端Output N_C輸出。
[0074]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第一輸出單元21包括:第三開關晶體管T3和電容C;
[0075]第三開關晶體管T3的柵極與上拉節點PU連接，源極與第三時鐘信號端CLK3連接，漏極與第一信號輸出端Output N_C連接；
[0076]電容C的兩端分別電連接至上拉節點PU和第一信號輸出端OutputN_C。
[0077]具體地，在上拉節點PU的控制下，當第三開關晶體管T3處于導通狀態時，可以將第三時鐘信號端CLK3的信號通過第一信號輸出端Output N_C輸出。
[0078]以上僅是舉例說明移位寄存器中第一輸出單元21的具體結構，在具體實施時，第一輸出單元21的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0079]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第二輸出單元22具體可以包括:第四開關晶體管T4;
[0080]第四開關晶體管T4的柵極與第一時鐘信號端CLKl連接，源極與第一電平信號端LVGL連接，漏極與第一信號輸出端Output N_C連接。
[0081]具體地，在第一時鐘信號端CLKl的控制下，當第四開關晶體管T4處于導通狀態時，可以將第一電平信號端LVGL的信號通過第一信號輸出端Output N_C輸出。
[0082]以上僅是舉例說明移位寄存器中第二輸出單元22的具體結構，在具體實施時，第二輸出單元22的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0083]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第三控制模塊3包括第三輸出單元31、第四輸出單元32和復位單元33;
[0084]第三輸出單元31的第一端與第三時鐘信號端CLK3連接、第二端與上拉節點PU連接、第三端與第二信號輸出端Output N連接;第三輸出單元31用于在上拉節點PU的控制下，將第三時鐘信號端CLK3的信號通過第二信號輸出端Output N輸出；
[0085]第四輸出單元32的第一端與第一時鐘信號端CLKl連接、第二端與第二時鐘信號端CLK2、第三端與第二電平信號端VGL連接、第四端與第二信號輸出端Output N連接;第四輸出單元32用于在第一時鐘信號端CLKl和第二時鐘信號端CLK2的控制下，將第二電平信號端VGL的信號通過第二信號輸出端Output N輸出；
[0086]復位單元33的第一端與復位信號端OutputN+4_C連接、第二端與第二電平信號端VGL連接、第三端與第二信號輸出端Output N連接;復位單元33用于在復位信號端Output N+4_(:的控制下，對第二信號輸出端Output N進行復位。
[0087]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第三輸出單元31具體可以包括:第五開關晶體管T5;
[0088]第五開關晶體管T5的柵極與上拉節點PU連接，源極與第三時鐘信號端CLK3連接，漏極與第二信號輸出端Output N連接。
[0089]具體地，在上拉節點PU的控制下，當第五開關晶體管T5處于導通狀態時，將第三時鐘信號端CLK3的信號通過第二信號輸出端Output N輸出。
[0090]以上僅是舉例說明移位寄存器中第三輸出單元31的具體結構，在具體實施時，第三輸出單元31的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0091]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，第四輸出單元32具體可以包括:第六開關晶體管T6和第七開關晶體管T7;
[0092]第六開關晶體管T6的柵極與第一時鐘信號端CLKl連接，源極與第二電平信號端VGL連接，漏極與第二信號輸出端Output N連接；
[0093]第七開關晶體管T7的柵極與第二時鐘信號端CLK2連接，源極與第二電平信號端VGL連接，漏極與第二信號輸出端Output N連接。
[0094]具體地，在第一時鐘信號端CLKl的控制下，當第六開關晶體管T6處于導通狀態時，可以將第二電平信號端VGL的信號通過第二信號輸出端Output N輸出；在第二時鐘信號端CLK2的控制下，當第七開關晶體管T7處于導通狀態時，也可以將第二電平信號端VGL的信號通過第二信號輸出端Output N輸出。
[0095]以上僅是舉例說明移位寄存器中第四輸出單元32的具體結構，在具體實施時，第四輸出單元32的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0096]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖3所示，復位單元33具體可以包括:第八開關晶體管T8;
[0097]第八開關晶體管T8的柵極與復位信號端OutputN+4_C連接，源極與第二電平信號端VGL連接，漏極與第二信號輸出端Output N連接。
[0098]具體地，在復位信號端Output奸4_(:的控制下，當第八開關晶體管T8處于導通狀態時，可以將第一電平信號端LVGL的信號通過第一信號輸出端Output N_C輸出。
[0099]以上僅是舉例說明移位寄存器中復位單元33的具體結構，在具體實施時，復位單元33的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0100]需要說明的是本發明上述實施例中提到的開關晶體管可以是薄膜晶體管(TFT，Thin Film Transistor)，也可以是金屬氧化物半導體場效應管(MOS，Metal OxideSemiconductor)，在此不做限定。在具體實施中，這些開關晶體管的源極和漏極根據晶體管類型以及輸入信號的不同，其功能可以互換，在此不做具體區分。
[0101]在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖4所示，第一時鐘信號端CLKl和第三時鐘信號端CLK3輸入的信號為反相的時鐘信號;第二時鐘信號端CLK2的周期可以是第一時鐘信號端CLKl和第三時鐘信號端CLK3的周期的2倍。
[0102]在具體實施時，在本發明實施例提供的上述移位寄存器中，第一電平信號端LVGL的電位低于第二電平信號端VGL的電位，例如第一電平信號端LVGL的電位為-10V，第二電平信號端VGL的電位為-5V;第一時鐘信號端CLKl、第三時鐘信號端CLK3和第二時鐘信號端CLK2的低電位均低于第一電平信號端LVGL的電位，例如第一時鐘信號端CLKl、第三時鐘信號端CLK3和第二時鐘信號端CLK2的低電位均為-15V，而第一電平信號端LVGL的電位為-1OV0
[0103]下面以N型晶體管為例，對本發明實施例移位寄存器的工作過程作以描述。下述描述中以I表示高電平，O表示低電平。
[0104]具體地，以圖3所示的移位寄存器的結構為例，所有開關晶體管均為N型晶體管，各N型開關晶體管在高電平作用下導通，在低電平作用下截止;輸入信號端Input的有效脈沖信號為高電平信號。
[0105]第一時鐘信號端CLKl和第三時鐘信號端CLK3輸入的信號為反相的時鐘信號;第二時鐘信號端CLK2的周期可以是第一時鐘信號端CLKl和第三時鐘信號端CLK3的周期的2倍，以第一時鐘信號端CLK1、第二時鐘信號端CLK2和第三時鐘信號端CLK3的低電位均為-15V，高電位均為-15V，第一電平信號端LVGL的電位為-10V，第二電平信號端VGL的電位為-5V為例，對應的輸入輸出時序圖如圖4所示。具體地，選取如圖4所示的輸入輸出時序圖中的11、t2、t3和t4四個階段。
[0106]在第一階段11，Input= I，CLKl = I，CLK3 = O，CLK2 = O。
[0107]在tl階段，由于CLKl為高電位，第一開關晶體管Tl導通，Input的輸入信號通過第一開關晶體管TI傳輸至上拉節點PU，又由于Input為高電位，此時上拉節點PU為高電位；電容C處于充電狀態，并且第三開關晶體管T3、第五開關晶體管T5導通。由于CLK3為低電位，因此第一信號輸出端Output N_C和第二信號輸出端Output N的電位均為低電位。并且，由于CLKl為高電位，第四開關晶體管T4和第六開關晶體管T6也導通，第一電平信號端LVGL的信號通過第四開關晶體管T4傳輸至第一信號輸出端Output N_C，第二電平信號端VGL的信號通過第六開關晶體管T6傳輸至第二信號輸出端Output N，第一信號輸出端Output N_C和第二信號輸出端Output N的電位被分別下拉到-10V和-5V。
[0108]在第二階段七2，1即肚=0，0^1=0，0^3= 1，0^2 = 0。
[0109]在t2階段，由于CLKl變為低電位，第一開關晶體管Tl、第四開關晶體管T4和第六開關晶體管均變為截止狀態;根據電容C的自舉作用，上拉節點PU的電位被進一步拉高，第三開關晶體管T3、第五開關晶體管T5保持導通。由于CLK3變為高電位，CLK3的信號通過第三開關晶體管T3傳輸至第一信號輸出端Output N_C，第一信號輸出端Output N_C的電位變為高電位，并且CLK3的信號通過第五開關晶體管T5傳輸至第二信號輸出端Output N，第二信號輸出端Output N的電位也變為高電位。
[0110]在第三階段t3，Input= O，CLKl = I，CLK3 = O，CLK2 = I。
[0111]在t3階段，由于CLKl變為高電位，第一開關晶體管Tl變為導通狀態;而信號輸入端Input的低電位信號通過第一開關晶體管Tl傳輸至上拉節點PU，上拉節點PU的電位變為低電位，電容C處于放電狀態；由于CLKl為高電位，第四開關晶體管T4和第六開關晶體管T6也導通，且由于CLK2變為高電位，第二開關晶體管和第七開關晶體管導通，第一電平信號端LVGL的信號通過第二開關晶體管T2傳輸至上拉節點PU，以及通過第四開關晶體管T4傳輸至第一信號輸出端Output N_C，第二電平信號端VGL的信號通過第六開關晶體管T6和第七開關晶體管T7傳輸至第二信號輸出端Output N，第一信號輸出端Output N_C和第二信號輸出端Output N的電位又被分別下拉到-1OV和-5V。
[0112]在第四階段七4，1即肚=0，0^1=0，0^3= 1，0^2 = 1。
[0113]在t4階段，由于CLKl變為低電位，第一開關晶體管Tl、第四開關晶體管T4和第六開關晶體管均變為截止狀態，上拉節點PU的電位保持低電位，第三開關晶體管T3和第五開關晶體管T5保持截止狀態；由于CLK2保持高電位，第二開關晶體管和第七開關晶體管導通，第一信號輸出端Output N_C和第二信號輸出端Output N的電位又被分別保持-10V和-5V。
[0114]之后，移位寄存器的第一信號輸出端Output N_C和第二信號輸出端Output N的電位一直分別保持-10V和-5V，直至移位寄存器開始接收到下一幀的輸入信號為止，這樣可以使得移位寄存器輸出穩定，減小因為Vth負偏漏電產生的噪聲。
[0115]基于同一發明構思，本發明實施例還提供了一種柵線集成驅動電路，如圖5所示，包括級聯的多個上述移位寄存器，第N級移位寄存器的第一信號輸出端Output N_C分別與第N+1級移位寄存器的信號輸入端和第N-4級移位寄存器的復位信號端Output N+4_C連接；每一級移位寄存器的第二信號輸出端Output N均與柵線連接;其中，N為正整數。
[0116]為了方便說明，圖5中僅示出了四個移位寄存器，分別為第N級移位寄存器、第N+1級移位寄存器、第N+2級移位寄存器和第N+3級移位寄存器。其中，第N級移位寄存器中的CLK連接的是第一時鐘信號端CLKl，CLKB連接的是第三時鐘信號端CLK3，CLK2連接的是第二時鐘信號端CLK2;而第N+1級移位寄存器中的CLK連接的是第三時鐘信號端CLK3，CLKB連接的是第一時鐘信號端CLKl，CLK2連接的是第四時鐘信號端CLK4;以此類推;結合圖6的時序圖，可以看出本發明實施例中的柵線集成驅動電路以四個移位寄存器為一組，使用了兩個不同的頻率的時鐘信號，其中第一時鐘信號端CLKl和第三時鐘信號端CLK3為一個頻率，第二時鐘信號端CLK2、第四時鐘信號端CLK4、第五時鐘信號端CLK5和第六時鐘信號端CLK6為另一個頻率。
[0117]需要說明的是，第N級移位寄存器的第一信號輸出端OutputN_C和第N-4級移位寄存器的復位信號端Output N+4_C連接，可以起到進一步減小噪聲的作用。
[0118]具體地，上述柵線集成驅動電路中的每個移位寄存器的具體結構與本發明上述移位寄存器在功能和結構上均相同，重復之處不再贅述。
[0119]基于同一發明構思，本發明實施例還提供了一種陣列基板，包括上述的柵線集成驅動電路。
[0120]基于同一發明構思，本發明實施例還提供了一種顯示裝置，包括上述的陣列基板，其具體實施可參見上述陣列基板的描述，相同之處不再贅述。該顯示裝置可以為:手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。對于該顯示裝置的其它必不可少的組成部分均為本領域的普通技術人員應該理解具有的，在此不做贅述，也不應作為對本發明的限制。該顯示裝置的實施可以參見上述陣列基板和移位寄存器的實施例，重復之處不再贅述。
[0121]本發明實施例提供的一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置，包括:第一控制模塊、第二控制模塊、第三控制模塊;其中，第一控制模塊的第一端與第一時鐘信號端連接、第二端與信號輸入端連接、第三端與第二時鐘信號端連接、第四端與第一電平信號端連接、第五端與上拉節點連接;第一控制模塊用于在第一時鐘信號端和第二時鐘信號端的控制下，控制上拉節點的電位;第二控制模塊的第一端與第三時鐘信號端連接、第二端與上拉節點連接、第三端與第一時鐘信號端連接、第四端與第一電平信號端連接、第五端與第一信號輸出端連接;第二控制端模塊用于在上拉節點和第一時鐘信號端的控制下，控制第一信號輸出端的電位;第三控制模塊的第一端與第三時鐘信號端連接、第二端與上拉節點連接、第三端與第一時鐘信號端連接、第四端與第二時鐘信號端連接、第五端與復位信號端連接、第六端與第二電平信號端連接、第七端與第二信號輸出端連接;第三控制模塊用于在上拉節點、第一時鐘信號端、第二時鐘信號端和復位信號端的控制下，控制第二信號輸出端的電位。由于通過上述三個模塊的相互配合，可以使移位寄存器實現更穩定的性能，這樣在氧化物工藝存在波動或者光照負漂時，可以使得移位寄存器輸出穩定，減小因為Vth負偏漏電產生的噪聲。
[0122]顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。
【主權項】
1.一種移位寄存器，其特征在于，包括:第一控制模塊、第二控制模塊、第三控制模塊；其中， 所述第一控制模塊的第一端與第一時鐘信號端連接、第二端與信號輸入端連接、第三端與第二時鐘信號端連接、第四端與第一電平信號端連接、第五端與上拉節點連接;所述第一控制模塊用于在所述第一時鐘信號端和第二時鐘信號端的控制下，控制所述上拉節點的電位； 所述第二控制模塊的第一端與第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第一時鐘信號端連接、第四端與所述第一電平信號端連接、第五端與第一信號輸出端連接;所述第二控制端模塊用于在所述上拉節點和第一時鐘信號端的控制下，控制所述第一信號輸出端的電位； 所述第三控制模塊的第一端與所述第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第一時鐘信號端連接、第四端與所述第二時鐘信號端連接、第五端與復位信號端連接、第六端與第二電平信號端連接、第七端與第二信號輸出端連接;所述第三控制模塊用于在所述上拉節點、第一時鐘信號端、第二時鐘信號端和復位信號端的控制下，控制所述第二信號輸出端的電位。2.如權利要求1所述的移位寄存器，其特征在于，所述第一控制模塊，包括:輸入單元和下拉單元； 所述輸入單元的第一端與所述第一時鐘信號端連接、第二端與所述信號輸入端連接、第三端與所述上拉節點連接;所述輸入單元用于在所述第一時鐘信號端的控制下，控制所述上拉節點的電位； 所述下拉單元的第一端與所述第二時鐘信號端連接、第二端與所述第一電平信號端連接、第三端與所述上拉節點連接;所述下拉單元用于在所述第二時鐘信號端的控制下，拉低所述上拉節點的電位。3.如權利要求2所述的移位寄存器，其特征在于，所述輸入單元包括:第一開關晶體管； 所述第一開關晶體管的柵極與所述第一時鐘信號端連接，源極與所述信號輸入端連接，漏極與所述上拉節點連接。4.如權利要求2所述的移位寄存器，其特征在于，所述下拉單元包括:第二開關晶體管； 所述第二開關晶體管的柵極與所述第二時鐘信號端連接、源極與所述第一電平信號端連接、漏極與所述上拉節點連接。5.如權利要求1所述的移位寄存器，其特征在于，所述第二控制模塊包括:第一輸出單元和第二輸出單元； 所述第一輸出單元的第一端與所述第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第一信號輸出端連接;所述第一輸出單元用于在所述上拉節點的控制下，將所述第三時鐘信號端的信號通過所述第一信號輸出端輸出； 所述第二輸出單元的第一端與所述第一時鐘信號端連接、第二端與所述第一電平信號端連接、第三端與所述第一信號輸出端連接;所述第二輸出單元用于在所述第一時鐘信號端的控制下，將所述第一電平信號端的信號通過所述第一信號輸出端輸出。6.如權利要求5所述的移位寄存器，其特征在于，所述第一輸出單元包括:第三開關晶體管和電容； 所述第三開關晶體管的柵極與所述上拉節點連接，源極與所述第三時鐘信號端連接，漏極與所述第一信號輸出端連接； 所述電容的兩端分別電連接至所述上拉節點和第一信號輸出端。7.如權利要求5所述的移位寄存器，其特征在于，所述第二輸出單元包括:第四開關晶體管； 所述第四開關晶體管的柵極與第一時鐘信號端連接，源極與所述第一電平信號端連接，漏極與所述第一信號輸出端連接。8.如權利要求1所述的移位寄存器，其特征在于，所述第三控制模塊包括第三輸出單元、第四輸出單元和復位單元； 所述第三輸出單元的第一端與所述第三時鐘信號端連接、第二端與所述上拉節點連接、第三端與所述第二信號輸出端連接;所述第三輸出單元用于在所述上拉節點的控制下，將所述第三時鐘信號端的信號通過所述第二信號輸出端輸出； 所述第四輸出單元的第一端與所述第一時鐘信號端連接、第二端與所述第二時鐘信號端、第三端與所述第二電平信號端連接、第四端與所述第二信號輸出端連接;所述第四輸出單元用于在所述第一時鐘信號端和第二時鐘信號端的控制下，將所述第二電平信號端的信號通過所述第二信號輸出端輸出； 所述復位單元的第一端與所述復位信號端連接、第二端與所述第二電平信號端連接、第三端與所述第二信號輸出端連接;所述復位單元用于在所述復位信號端的控制下，對所述第二信號輸出端進行復位。9.如權利要求8所述的移位寄存器，其特征在于，所述第三輸出單元包括:第五開關晶體管； 所述第五開關晶體管的柵極與所述上拉節點連接，源極與所述第三時鐘信號端連接，漏極與所述第二信號輸出端連接。10.如權利要求8所述的移位寄存器，其特征在于，所述第四輸出單元包括:第六開關晶體管和第七開關晶體管； 所述第六開關晶體管的柵極與所述第一時鐘信號端連接，源極與所述第二電平信號端連接，漏極與所述第二信號輸出端連接； 第七開關晶體管的柵極與所述第二時鐘信號端連接，源極與所述第二電平信號端連接，漏極與所述第二信號輸出端連接。11.如權利要求8所述的移位寄存器，其特征在于，所述復位單元包括:第八開關晶體管； 所述第八開關晶體管的柵極與所述復位信號端連接，源極與所述第二電平信號端連接，漏極與所述第二信號輸出端連接。12.如權利要求1所述的移位寄存器，其特征在于，所述第一時鐘信號端和第三時鐘信號端輸入的信號為反相的時鐘信號;所述第二時鐘信號端的周期是所述第一時鐘信號端和第三時鐘信號端的周期的2倍。13.如權利要求1所述的移位寄存器，其特征在于，所述第一電平信號端的電位低于第二電平信號端的電位； 所述第一時鐘信號端、第二時鐘信號端和第三時鐘信號端的低電位低于第一電平信號端的電位。14.一種柵線集成驅動電路，其特征在于，包括級聯的多個如權利要求1-13任一項的移位寄存器； 第N級移位寄存器的第一信號輸出端分別與第N+1級移位寄存器的信號輸入端和第N-4級移位寄存器的復位信號端連接； 每一級移位寄存器的第二信號輸出端均與柵線連接;其中，N為正整數。15.—種陣列基板，其特征在于，包括如權利要求14所述的柵線集成驅動電路。16.—種顯示裝置，其特征在于，包括如權利要求15所述的陣列基板。
【文檔編號】G09G3/36GK106057161SQ201610647873
【公開日】2016年10月26日
【申請日】2016年8月9日 公開號201610647873.0, CN 106057161 A, CN 106057161A, CN 201610647873, CN-A-106057161, CN106057161 A, CN106057161A, CN201610647873, CN201610647873.0
【發明人】張玉婷
【申請人】京東方科技集團股份有限公司