一種goa電路及液晶顯示面板的制作方法
【專利摘要】本發明提供一種GOA電路及液晶顯示面板，其包括上拉控制模塊、上拉模塊、下傳模塊、下拉模塊、下拉維持模塊、自舉電容、第一低頻交流電源、以及第二低頻交流電源；其中，上拉控制模塊包括第一上拉控制單元和第二上拉控制單元。本發明的GOA電路及液晶顯示面板通過在上拉控制模塊上設置第一上拉控制單元和第二上拉控制單元，并且通過第一低頻交流電源和第二低頻交流電源控制第一上拉控制單元和第二上拉控制單元交替工作，可以抑制因薄膜晶體管長時間工作，使得其閾值電壓往負值移動，進而不會使得掃描信號輸出異常，影響顯示。
【專利說明】
_種GOA電路及液晶顯不面板
技術領域
[0001]本發明涉及液晶顯示技術領域，尤其涉及一種GOA電路及液晶顯示面板。
【背景技術】
[0002]Gate Driver On Array，簡稱GOA，S卩在現有薄膜晶體管液晶顯示面板的陣列基板上制作掃描驅動電路，實現對掃描線逐行掃描的驅動方式。現有的GOA電路的結構示意圖如圖1所示，該GOA電路包括上拉控制模塊101、上拉模塊104、下傳模塊105、下拉模塊106、自舉電容103以及下拉維持模塊102。
[0003]上拉控制模塊101包括一薄膜晶體管，該薄膜晶體管長時間工作時，其閾值電壓會往負值移動，導致掃描信號充電不足，進而造成掃描信號輸出異常。
[0004]故，有必要提供一種GOA電路，以解決現有技術存在的問題。
【發明內容】
[0005]本發明的目的在于提供一種抑制薄膜晶體管閾值電壓往負值移動的GOA電路，以解決現有的GOA電路因薄膜晶體管閾值電壓往負值移動使得掃描信號輸出異常，進而影響顯示的技術問題。
[0006]為解決上述問題，本發明提供的技術方案如下:
[0007]本發明實施例提供一種GOA電路，其包括:
[0008]上拉控制模塊，包括第一上拉控制單元和第二上拉控制單元，上拉控制模塊用于接收上一級的掃描信號，并受上一級的級傳信號的控制生成本級的掃描電平信號；
[0009]上拉模塊，用于根據本級的掃描電平信號以及本級的時鐘信號拉升本級的掃描信號；
[0010]下傳模塊，用于根據本級的掃描電平信號以及本級的時鐘信號生成本級的級傳信號；
[0011 ]下拉模塊，用于根據下一級的掃描信號，拉低本級的掃描電平信號；
[0012]下拉維持模塊，用于維持本級的掃描電平信號的低電平；
[0013]自舉電容，用于生成本級的掃描信號的高電平；以及，
[0014]第一低頻交流電源和第二低頻交流電源;其中，上拉控制模塊分別與上拉模塊、下傳模塊、下拉模塊、下拉維持模塊連接，第二低頻交流電源與第一上拉控制單元連接，第一低頻交流電源與第二上拉控制單元連接。
[0015]在本發明的GOA電路中，第一低頻交流電源提供的第一低頻交流電平與第二低頻交流電源提供的第二低頻交流電平相位相反。
[0016]在本發明的GOA電路中，第一上拉控制單元包括第十一薄膜晶體管和第十三薄膜晶體管；
[0017]十一薄膜晶體管的柵極接入上一級的級傳信號，第十一薄膜晶體管的源極接入上一級的掃描信號，第十一薄膜晶體管的漏極電性連接于第十三薄膜晶體管的源極；
[0018]第十三薄膜晶體管的柵極電性連接于第二低頻交流電源，第十三薄膜晶體管的漏極電性連接于上拉控制模塊的輸出端。
[0019]在本發明的GOA電路中，第二上拉控制單元包括第十二薄膜晶體管和第十四薄膜晶體管；
[0020]十二薄膜晶體管的柵極接入上一級的級傳信號，第十二薄膜晶體管的源極接入上一級的掃描信號，第十二薄膜晶體管的漏極電性連接于第十四薄膜晶體管的源極；
[0021]第十四薄膜晶體管的柵極電性連接于第一低頻交流電源，第十四薄膜晶體管的漏極電性連接于上拉控制模塊的輸出端。
[0022]在本發明的GOA電路中，上拉模塊包括第二十一薄膜晶體管，第二十一薄膜晶體管的柵極電性連接于上拉控制模塊的輸出端，第二十一薄膜晶體管的源極接入本級的時鐘信號，第二十一薄膜晶體管的漏極電性連接于本級的掃描信號的輸出端。
[0023]在本發明的GOA電路中，下傳模塊包括第二十二薄膜晶體管，第二十二薄膜晶體管的柵極電性連接于上拉控制模塊的輸出端，第二十二薄膜晶體管的源極接入本級的時鐘信號，第二十二薄膜晶體管的漏極電性連接于本級的級傳信號的輸出端。
[0024]在本發明的GOA電路中，下拉模塊包括第三十一薄膜晶體管和第四十一薄膜晶體管；
[0025]第三十一薄膜晶體管的柵極接入下一級的掃描信號，第三十一薄膜晶體管的源極電性連接于恒壓低電平源，第三十一薄膜晶體管的漏極電性連接于本級的掃描信號的輸出端；
[0026]第四十一薄膜晶體管的柵極接入下一級的掃描信號，第四十一薄膜晶體管的源極電性連接于恒壓低電平源，第四十一薄膜晶體管的漏極電性連接于上拉控制模塊的輸出端。
[0027]在本發明的GOA電路中，下拉維持模塊包括第一下拉維持單元和第二下拉維持單元；
[0028]第一下拉維持單元包括第五十一薄膜晶體管、第五十二薄膜晶體管、第五十三薄膜晶體管、第五十四薄膜晶體管、第五十五薄膜晶體管以及第五十六薄膜晶體管；
[0029]第五十一薄膜晶體管的柵極和漏極電性連接于第二低頻交流電源，第五十一薄膜晶體管的漏極電性連接于第五十三薄膜晶體管的柵極和第五十二薄膜晶體管的漏極；
[0030]第五十二薄膜晶體管的柵極電性連接于上拉控制模塊的輸出端，第五十二薄膜晶體管的源極電性連接于恒壓低電平源；
[0031]第五十三薄膜晶體管的的源極電性連接于第二低頻交流電源，第五十三薄膜晶體管的漏極電性連接于下拉維持模塊的第一控制端；
[0032]第五十四薄膜晶體管的源極電性連接于恒壓低電平源，第五十四薄膜晶體管的柵極電性連接于上拉控制模塊的輸出端，第五十四薄膜晶體管的漏極電性連接于下拉維持模塊的第一控制端；
[0033]第五十五薄膜晶體管的柵極電性連接于下拉維持模塊的第一控制端，第五十五薄膜晶體管的源極電性連接于恒壓低電平源，第五十五薄膜晶體管的漏極電性連接于本級的掃描信號的輸出端；
[0034]第五十六薄膜晶體管的柵極電性連接于下拉維持模塊的第一控制端，第五十六薄膜晶體管的源極電性連接于恒壓低電平源，第五十六薄膜晶體管的漏極電性連接于上拉控制模塊的輸出端；
[0035]第二下拉維持單元包括第六十一薄膜晶體管、第六十二薄膜晶體管、第六十三薄膜晶體管、第六十四薄膜晶體管、第六十五薄膜晶體管以及第六十六薄膜晶體管；
[0036]第六十一薄膜晶體管的柵極和漏極電性連接于第一低頻交流電源，第六十一薄膜晶體管的漏極電性連接于第六十三薄膜晶體管的柵極和第六十二薄膜晶體管的漏極；
[0037]第六十二薄膜晶體管的柵極電性連接于上拉控制模塊的輸出端，第六十二薄膜晶體管的源極電性連接于恒壓低電平源；
[0038]第六十三薄膜晶體管的的源極電性連接于第一低頻交流電源，第六十三薄膜晶體管的漏極電性連接于下拉維持模塊的第二控制端；
[0039]第六十四薄膜晶體管的源極電性連接于恒壓低電平源，第六十四薄膜晶體管的柵極電性連接于上拉控制模塊的輸出端，第六十四薄膜晶體管的漏極電性連接于下拉維持模塊的第二控制端；
[0040]第六十五薄膜晶體管的柵極電性連接于下拉維持模塊的第二控制端，第六十五薄膜晶體管的源極電性連接于恒壓低電平源，第六十五薄膜晶體管的漏極電性連接于本級的掃描信號的輸出端；
[0041]第六十六薄膜晶體管的柵極電性連接于下拉維持模塊的第二控制端，第六十六薄膜晶體管的源極電性連接于恒壓低電平源，第六十六薄膜晶體管的漏極電性連接于上拉控制模塊的輸出端。
[0042]在本發明的GOA電路中，恒壓低電平源的電平值為-6V。
[0043]依據本發明的上述目的，提出一種液晶顯示面板，包括以上的GOA電路。
[0044]相較于現有的GOA電路及液晶顯示面板，本發明的GOA電路及液晶顯示面板通過在上拉控制模塊上設置第一上拉控制單元和第二上拉控制單元，并且通過第一低頻交流電源和第二低頻交流電源控制第一上拉控制單元和第二上拉控制單元交替工作，可以抑制因薄膜晶體管長時間工作，使得其閾值電壓往負值移動，進而不會使得掃描信號輸出異常，影響顯示;解決了現有的GOA電路及液晶顯示面板因薄膜晶體管的閾值電壓往負值移動導致掃描信號充電不足，進而造成掃描信號輸出異常，影響顯示的技術問題。
[0045]為讓本發明的上述內容能更明顯易懂，下文特舉優選實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0046]下面結合附圖，通過對本發明的【具體實施方式】詳細描述，將使本發明的技術方案及其它有益效果顯而易見。
[0047]圖1為一種現有的GOA電路的結構不意圖；
[0048]圖2為本發明的GOA電路的優選實施例的結構示意圖；
[0049]圖3為本發明的GOA電路的優選實施例的第一信號波形圖；
[0050]圖4為本發明的GOA電路的優選實施例的第二信號波形圖。
【具體實施方式】
[0051]為更進一步闡述本發明所采取的技術手段及其效果，以下結合本發明的優選實施例及其附圖進行詳細描述。
[0052]參見圖2，為本發明的GOA電路的優選實施例的結構示意圖；
[0053]本優選實施例的GOA電路包括上拉控制模塊201、上拉模塊206、下傳模塊203、下拉模塊205、下拉維持模塊202、自舉電容Cbt、第一低頻交流電源LCl以及第二低頻交流電源LC2。上拉控制模塊201，包括第一上拉控制單元2011和第二上拉控制單元2012，上拉控制模塊201用于接收上一級的掃描信號G(N-1)，并受上一級的級傳信號ST(N-1)的控制生成本級的掃描電平信號；上拉模塊206，用于根據本級的掃描電平信號以及本級的時鐘信號CK(N)拉升本級的掃描信號G(N);下傳模塊203，用于根據本級的掃描電平信號以及本級的時鐘信號CK(N)生成本級的級傳信號ST(N)；下拉模塊205，用于根據下一級的掃描信號G(N+1)，拉低本級的掃描電平信號；下拉維持模塊202，用于維持本級的掃描電平信號的低電平；自舉電容Cbt設置在上拉控制模塊201的輸出端以及本級的掃描信號G(N)的輸出端之間，用于生成本級的掃描信號G(N)的高電平；以及第一低頻交流電源LCl和第二低頻交流電源LC2;
[0054]其中，上拉控制模塊201分別與上拉模塊206、下傳模塊203、下拉模塊205、下拉維持模塊連接202，第二低頻交流電源LC2與第一上拉控制單元2011連接，第一低頻交流電源LCl與第二上拉控制單元2012連接。
[0055]第一低頻交流電源2011提供的第一低頻交流電平與第二低頻交流電源2012提供的第二低頻交流電平相位相反。
[0056]第一上拉控制單元2011包括第十一薄膜晶體管Tll和第十三薄膜晶體管T13;
[0057]十一薄膜晶體管Tll的柵極接入上一級的級傳信號ST(N-1)，第十一薄膜晶體管Tll的源極接入上一級的掃描信號G(N-1)，第十一薄膜晶體管Tll的漏極電性連接于第十三薄膜晶體管T13的源極；
[0058]第十三薄膜晶體管T13的柵極電性連接于第二低頻交流電源LC2，第十三薄膜晶體管T13的漏極電性連接于上拉控制模塊201的輸出端。
[0059]第二上拉控制單元2012包括第十二薄膜晶體管T12和第十四薄膜晶體管T14;
[0060]第十二薄膜晶體管T12的柵極接入上一級的級傳信號ST(N-1)，第十二薄膜晶體管T12的源極接入上一級的掃描信號G(N-1)，第十二薄膜晶體管T12的漏極電性連接于第十四薄膜晶體管T14的源極；
[0061]第十四薄膜晶體管T14的柵極電性連接于第一低頻交流電源LCl，第十四薄膜晶體管T14的漏極電性連接于上拉控制模塊201的輸出端。
[0062]上拉模塊206包括第二^^一薄膜晶體管T21，第二 ^^一薄膜晶體管T21的柵極電性連接于上拉控制模塊201的輸出端，第二十一薄膜晶體管T21的源極接入本級的時鐘信號CK(N)，第二十一薄膜晶體管T21的漏極電性連接于本級的掃描信號G(N)的輸出端。
[0063]下傳模塊203包括第二十二薄膜晶體管T22，第二十二薄膜晶體管T22的柵極電性連接于上拉控制模塊201的輸出端，第二十二薄膜晶體管T22的源極接入本級的時鐘信號CK(N)，第二十二薄膜晶體管T22的漏極電性連接于本級的級傳信號ST(N)的輸出端。
[0064]下拉模塊205包括第三^^一薄膜晶體管T31和第四^^一薄膜晶體管T41;
[0065]第三^^一薄膜晶體管T31的柵極接入下一級的掃描信號G(N+1)，第三^^一薄膜晶體管T31的源極電性連接于恒壓低電平源Vss，第三十一薄膜晶體管T31的漏極電性連接于本級的掃描信號G(N)的輸出端；
[0066]第四十一薄膜晶體管T41的柵極接入下一級的掃描信號G(N+1)，第四十一薄膜晶體管的源極電性連接于恒壓低電平源Vss，第四十一薄膜晶體管T41的漏極電性連接于上拉控制模塊201的輸出端。
[0067]下拉維持模塊202包括第一下拉維持單元2021和第二下拉維持單元2022;
[0068]第一下拉維持單元2021包括第五十一薄膜晶體管T51、第五十二薄膜晶體管T52、第五十三薄膜晶體管T53、第五十四薄膜晶體管T54、第五十五薄膜晶體管T55以及第五十六薄膜晶體管T56;
[0069]第五十一薄膜晶體管T51的柵極和漏極電性連接于第二低頻交流電源LC2，第五十一薄膜晶體管T51的漏極電性連接于第五十三薄膜晶體管T53的柵極和第五十二薄膜晶體管T52的漏極；
[0070]第五十二薄膜晶體管T52的柵極電性連接于上拉控制模塊201的輸出端，第五十二薄膜晶體管T52的源極電性連接于恒壓低電平源Vss;
[0071]第五十三薄膜晶體管T53的的源極電性連接于第二低頻交流電源LC2，第五十三薄膜晶體管T53的漏極電性連接于下拉維持模塊202的第一控制端；
[0072]第五十四薄膜晶體管T54的源極電性連接于恒壓低電平源Vss，第五十四薄膜晶體管T54的柵極電性連接于上拉控制模塊201的輸出端，第五十四薄膜晶體管T54的漏極電性連接于下拉維持模塊202的第一控制端；
[0073]第五十五薄膜晶體管T55的柵極電性連接于下拉維持模塊202的第一控制端，第五十五薄膜晶體管T55的源極電性連接于恒壓低電平源Vss，第五十五薄膜晶體管T55的漏極電性連接于本級的掃描信號G(N)的輸出端；
[0074]第五十六薄膜晶體管T56的柵極電性連接于下拉維持模塊202的第一控制端，第五十六薄膜晶體管T56的源極電性連接于恒壓低電平源Vss，第五十六薄膜晶體管T56的漏極電性連接于上拉控制模塊201的輸出端；
[0075]第二下拉維持單元2022包括第六十一薄膜晶體管T61、第六十二薄膜晶體管T62、第六十三薄膜晶體管T63、第六十四薄膜晶體管T64、第六十五薄膜晶體管T65以及第六十六薄膜晶體管T66;
[0076]第六十一薄膜晶體管T61的柵極和漏極電性連接于第一低頻交流電源LC1，第六十一薄膜晶體管T61的漏極電性連接于第六十三薄膜晶體管T63的柵極和第六十二薄膜晶體管T62的漏極；
[0077]第六十二薄膜晶體管T62的柵極電性連接于上拉控制模塊201的輸出端，第六十二薄膜晶體管T62的源極電性連接于恒壓低電平源Vss;
[0078]第六十三薄膜晶體管T63的的源極電性連接于第一低頻交流電源LCl，第六十三薄膜晶體管T63的漏極電性連接于下拉維持模塊202的第二控制端；
[0079]第六十四薄膜晶體管T64的源極電性連接于恒壓低電平源Vss，第六十四薄膜晶體管T64的柵極電性連接于上拉控制模塊201的輸出端，第六十四薄膜晶體管T64的漏極電性連接于下拉維持模塊202的第二控制端；
[0080]第六十五薄膜晶體管T65的柵極電性連接于下拉維持模塊202的第二控制端，第六十五薄膜晶體管T65的源極電性連接于恒壓低電平源Vss，第六十五薄膜晶體管T65的漏極電性連接于本級的掃描信號G(N)的輸出端；
[0081]第六十六薄膜晶體管T66的柵極電性連接于下拉維持模塊202的第二控制端，第六十六薄膜晶體管T66的源極電性連接于恒壓低電平源Vss，第六十六薄膜晶體管T66的漏極電性連接于上拉控制模塊201的輸出端。
[0082]恒壓低電平源Vss的電平值為-6V。
[0083]參見圖3，為本發明的GOA電路的優選實施例的第一信號波形圖；
[0084]參見圖2、圖3，本優選實施例的GOA電路使用時，當上一級的級傳信號ST(N-1)為高電平，上一級的掃描信號G(N-1)為高電平時，第十一薄膜晶體管Tll和第十二薄膜晶體管T12導通，第二低頻交流電源LC2提供的第二低頻交流電平為高電平，第一低頻交流電源LCl提供的第一低頻交流電平為低電平時，第十三薄膜晶體管T13導通，第十四薄膜晶體管T14關閉，上一級的掃描信號G(N-1)通過第十一薄膜晶體管Tll和第十三薄膜晶體管T13給自舉電容Cbt充電，使得第一參考點Q(N)上升到一較高的電平。
[0085]隨后上一級的級傳信號ST(N-1)轉為低電平，第十一薄膜晶體管Tll關閉，第一參考點Q(N)通過自舉電容Cbt維持一較高的電平。同時，本級的時鐘信號CK(N)轉為高電平，時鐘信號CK(N)通過第二^^一薄膜晶體管T21繼續給自舉電容Cbt充電，使得第一參考點Q(N)達到一更高的電平，本級的掃描信號G(N)和級傳信號ST(N)也轉為高電平。
[0086]當下一級的掃描信號G(N+1)轉為高電平時，第三十一薄膜晶體管T31和第四十一薄膜晶體管T41打開，恒壓低電平源Vss產生的恒壓低電平傳至第一參考點Q(N)，恒壓低電平源Vss產生的恒壓低電平傳至本級的掃描信號G(N)的輸出端，第一參考點Q(N)處的電壓和本級的掃描信號G (N)被拉低。
[0087]由于第一參考點Q(N)轉為低電平，使得第五十二薄膜晶體管T52和第五十四薄膜晶體管T54關閉，同時，第二低頻交流電源LC2產生的電平使得第五^^一薄膜晶體管T51和第五十三薄膜晶體管T53打開，第二低頻交流電源LC2產生的電平傳至第二參考點K(N)，使得第五十五薄膜晶體管T55和第五十六薄膜晶體管T56打開，恒壓低電平源Vss產生的恒壓低電平維持第一參考點Q(N)和本級掃描信號G(N)輸出端的低電平。
[0088]參見圖4，為本發明的GOA電路的優選實施例的第二信號波形圖；
[0089]參見圖2、圖4，本優選實施例的GOA電路使用時，當上一級的級傳信號ST(N-1)為高電平，上一級的掃描信號G(N-1)為高電平時，第十一薄膜晶體管Tll和第十二薄膜晶體管T12導通，第一低頻交流電源LCl提供的第一低頻交流電平為高電平，第二低頻交流電源LC2提供的第二低頻交流電平為低電平時，第十三薄膜晶體管T13關閉，第十四薄膜晶體管T14導通，上一級的掃描信號G(N-1)通過第十二薄膜晶體管T12和第十四薄膜晶體管T14給自舉電容Cbt充電，使得第一參考點Q(N)上升到一較高的電平。
[0090]隨后上一級的級傳信號ST(N-1)轉為低電平，第十二薄膜晶體管T12關閉，第一參考點Q(N)通過自舉電容Cbt維持一較高的電平。同時，本級的時鐘信號CK(N)轉為高電平，時鐘信號CK(N)通過第二^^一薄膜晶體管T21繼續給自舉電容Cbt充電，使得第一參考點Q(N)達到一更高的電平，本級的掃描信號G(N)和級傳信號ST(N)也轉為高電平。
[0091]當下一級的掃描信號G(N+1)轉為高電平時，第三十一薄膜晶體管T31和第四十一薄膜晶體管T41打開，恒壓低電平源Vss產生的恒壓低電平傳至第一參考點Q(N)，恒壓低電平源Vss產生的恒壓低電平傳至本級的掃描信號G(N)的輸出端，第一參考點Q(N)處的電壓和本級的掃描信號G (N)被拉低。
[0092]由于第一參考點Q(N)轉為低電平，使得第六十二薄膜晶體管T62和第六十四薄膜晶體管T64關閉，同時，第一低頻交流電源LCl產生的電平使得第六^^一薄膜晶體管T61和第六十三薄膜晶體管T63打開，第一低頻交流電源LCl產生的電平傳至第三參考點P(N)，使得第六十五薄膜晶體管T65和第六十六薄膜晶體管T66打開，恒壓低電平源Vss產生的恒壓低電平維持第一參考點Q(N)和本級掃描信號G(N)輸出端的低電平。
[0093]本發明實施例可以通過在上拉控制模塊201上設置第一上拉控制單元2011和第二上拉控制單元2012，并且通過第一低頻交流電源LCl和第二低頻交流電源LC2控制第一上拉控制單元2011和第二上拉控制單元2012交替工作，可以抑制因薄膜晶體管長時間工作，使得其閾值電壓往負值移動，進而不會使得掃描信號輸出異常，影響顯示。
[0094]本發明還提供一種液晶顯示面板，本優選實施例的液晶顯示面板包括一種GOA電路，其包括上拉控制模塊201、上拉模塊206、下傳模塊203、下拉模塊205、下拉維持模塊202、自舉電容Cbt、第一低頻交流電源LCl以及第二低頻交流電源LC2。上拉控制模塊201，包括第一上拉控制單元2011和第二上拉控制單元2012，上拉控制模塊201用于接收上一級的掃描信號G(N-1)，并受上一級的級傳信號ST(N-1)的控制生成本級的掃描電平信號；上拉模塊206，用于根據本級的掃描電平信號以及本級的時鐘信號CK(N)拉升本級的掃描信號G(N)；下傳模塊203，用于根據本級的掃描電平信號以及本級的時鐘信號CK(N)生成本級的級傳信號ST(N);下拉模塊205，用于根據下一級的掃描信號G(N+1)，拉低本級的掃描電平信號；下拉維持模塊202，用于維持本級的掃描電平信號G(N)的低電平；自舉電容Cbt設置在上拉控制模塊201的輸出端以及本級的掃描信號G(N)的輸出端之間，用于生成本級的掃描信號G(N)的高電平；以及第一低頻交流電源LCl和第二低頻交流電源LC2;
[0095]其中，上拉控制模塊201分別與上拉模塊206、下傳模塊203、下拉模塊205、下拉維持模塊連接202，第二低頻交流電源LC2與第一上拉控制單元2011連接，第一低頻交流電源LCl與第二上拉控制單元2012連接。
[0096]第一低頻交流電源2011提供的第一低頻交流電平與第二低頻交流電源2012提供的第二低頻交流電平相位相反。
[0097]第一上拉控制單元2011包括第十一薄膜晶體管Tll和第十三薄膜晶體管T13;
[0098]十一薄膜晶體管Tll的柵極接入上一級的級傳信號ST(N-1)，第十一薄膜晶體管Tll的源極接入上一級的掃描信號G(N-1)，第十一薄膜晶體管Tll的漏極電性連接于第十三薄膜晶體管T13的源極；
[0099]第十三薄膜晶體管T13的柵極電性連接于第二低頻交流電源LC2，第十三薄膜晶體管T13的漏極電性連接于上拉控制模塊201的輸出端。
[0100]第二上拉控制單元2012包括第十二薄膜晶體管T12和第十四薄膜晶體管T14;
[0101]第十二薄膜晶體管T12的柵極接入上一級的級傳信號ST(N-1)，第十二薄膜晶體管T12的源極接入上一級的掃描信號G(N-1)，第十二薄膜晶體管T12的漏極電性連接于第十四薄膜晶體管T14的源極；
[0102]第十四薄膜晶體管T14的柵極電性連接于第一低頻交流電源LCl，第十四薄膜晶體管T14的漏極電性連接于上拉控制模塊201的輸出端。
[0103]上拉模塊206包括第二^^一薄膜晶體管T21，第二 ^^一薄膜晶體管T21的柵極電性連接于上拉控制模塊201的輸出端，第二十一薄膜晶體管T21的源極接入本級的時鐘信號CK(N)，第二十一薄膜晶體管T21的漏極電性連接于本級的掃描信號G(N)的輸出端。
[0104]下傳模塊203包括第二十二薄膜晶體管T22，第二十二薄膜晶體管T22的柵極電性連接于上拉控制模塊201的輸出端，第二十二薄膜晶體管T22的源極接入本級的時鐘信號CK(N)，第二十二薄膜晶體管T22的漏極電性連接于本級的級傳信號ST(N)的輸出端。
[0105]下拉模塊205包括第三^^一薄膜晶體管T31和第四^^一薄膜晶體管T41;
[0106]第三^^一薄膜晶體管T31的柵極接入下一級的掃描信號G(N+1)，第三^^一薄膜晶體管T31的源極電性連接于恒壓低電平源Vss，第三十一薄膜晶體管T31的漏極電性連接于本級的掃描信號G(N)的輸出端；
[0107]第四十一薄膜晶體管T41的柵極接入下一級的掃描信號G(N+1)，第四十一薄膜晶體管的源極電性連接于恒壓低電平源Vss，第四十一薄膜晶體管T41的漏極電性連接于上拉控制模塊201的輸出端。
[0108]下拉維持模塊202包括第一下拉維持單元2021和第二下拉維持單元2022;
[0109]第一下拉維持單元2021包括第五十一薄膜晶體管T51、第五十二薄膜晶體管T52、第五十三薄膜晶體管T53、第五十四薄膜晶體管T54、第五十五薄膜晶體管T55以及第五十六薄膜晶體管T56;
[0110]第五十一薄膜晶體管T51的柵極和漏極電性連接于第二低頻交流電源LC2，第五十一薄膜晶體管T51的漏極電性連接于第五十三薄膜晶體管T53的柵極和第五十二薄膜晶體管T52的漏極；
[0111]第五十二薄膜晶體管T52的柵極電性連接于上拉控制模塊201的輸出端，第五十二薄膜晶體管T52的源極電性連接于恒壓低電平源Vss;
[0112]第五十三薄膜晶體管T53的的源極電性連接于第二低頻交流電源LC2，第五十三薄膜晶體管T53的漏極電性連接于下拉維持模塊202的第一控制端；
[0113]第五十四薄膜晶體管T54的源極電性連接于恒壓低電平源Vss，第五十四薄膜晶體管T54的柵極電性連接于上拉控制模塊201的輸出端，第五十四薄膜晶體管T54的漏極電性連接于下拉維持模塊202的第一控制端；
[0114]第五十五薄膜晶體管T55的柵極電性連接于下拉維持模塊202的第一控制端，第五十五薄膜晶體管T55的源極電性連接于恒壓低電平源Vss，第五十五薄膜晶體管T55的漏極電性連接于本級的掃描信號G(N)的輸出端；
[0115]第五十六薄膜晶體管T56的柵極電性連接于下拉維持模塊202的第一控制端，第五十六薄膜晶體管T56的源極電性連接于恒壓低電平源Vss，第五十六薄膜晶體管T56的漏極電性連接于上拉控制模塊201的輸出端；
[0116]第二下拉維持單元2022包括第六十一薄膜晶體管T61、第六十二薄膜晶體管T62、第六十三薄膜晶體管T63、第六十四薄膜晶體管T64、第六十五薄膜晶體管T65以及第六十六薄膜晶體管T66;
[0117]第六十一薄膜晶體管T61的柵極和漏極電性連接于第一低頻交流電源LC1，第六十一薄膜晶體管T61的漏極電性連接于第六十三薄膜晶體管T63的柵極和第六十二薄膜晶體管T62的漏極；
[0118]第六十二薄膜晶體管T62的柵極電性連接于上拉控制模塊201的輸出端，第六十二薄膜晶體管T62的源極電性連接于恒壓低電平源Vss;
[0119]第六十三薄膜晶體管T63的的源極電性連接于第一低頻交流電源LCl，第六十三薄膜晶體管T63的漏極電性連接于下拉維持模塊202的第二控制端；
[0120]第六十四薄膜晶體管T64的源極電性連接于恒壓低電平源Vss，第六十四薄膜晶體管T64的柵極電性連接于上拉控制模塊201的輸出端，第六十四薄膜晶體管T64的漏極電性連接于下拉維持模塊202的第二控制端；
[0121]第六十五薄膜晶體管T65的柵極電性連接于下拉維持模塊202的第二控制端，第六十五薄膜晶體管T65的源極電性連接于恒壓低電平源Vss，第六十五薄膜晶體管T65的漏極電性連接于本級的掃描信號G(N)的輸出端；
[0122]第六十六薄膜晶體管T66的柵極電性連接于下拉維持模塊202的第二控制端，第六十六薄膜晶體管T66的源極電性連接于恒壓低電平源Vss，第六十六薄膜晶體管T66的漏極電性連接于上拉控制模塊201的輸出端。
[0123]恒壓低電平源Vss的電平值為-6V。
[0124]本優選實施例的液晶顯示面板的工作原理跟上述優選實施例的GOA電路的工作原理一致，具體可參考上述優選實施例的GOA電路的合作原理，此處不再做贅述。
[0125]本優選實施例的液晶顯示面板通過在上拉控制模塊201上設置第一上拉控制單元2011和第二上拉控制單元2012，并且通過第一低頻交流電源LCl和第二低頻交流電源LC2控制第一上拉控制單元2011和第二上拉控制單元2012交替工作，可以抑制因薄膜晶體管長時間工作，使得其閾值電壓往負值移動，進而不會使得掃描信號輸出異常，影響顯示。
[0126]綜上所述，雖然本發明已以優選實施例揭露如上，但上述優選實施例并非用以限制本發明，本領域的普通技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與潤飾，因此本發明的保護范圍以權利要求界定的范圍為準。
【主權項】
1.一種GOA電路，其特征在于，包括: 上拉控制模塊，包括第一上拉控制單元和第二上拉控制單元，所述上拉控制模塊用于接收上一級的掃描信號，并受上一級的級傳信號的控制生成本級的掃描電平信號； 上拉模塊，用于根據所述本級的掃描電平信號以及本級的時鐘信號拉升本級的掃描信號； 下傳模塊，用于根據所述本級的掃描電平信號以及本級的時鐘信號生成本級的級傳信號； 下拉模塊，用于根據下一級的掃描信號，拉低所述本級的掃描電平信號； 下拉維持模塊，用于維持所述本級的掃描電平信號的低電平； 自舉電容，用于生成所述本級的掃描信號的高電平；以及， 第一低頻交流電源和第二低頻交流電源；其中，所述上拉控制模塊分別與所述上拉模塊、所述下傳模塊、所述下拉模塊、所述下拉維持模塊連接，所述第二低頻交流電源與所述第一上拉控制單元連接，所述第一低頻交流電源與所述第二上拉控制單元連接。2.根據權利要求1所述的GOA電路，其特征在于，所述第一低頻交流電源提供的第一低頻交流電平與所述第二低頻交流電源提供的第二低頻交流電平相位相反。3.根據權利要求1所述的GOA電路，其特征在于，所述第一上拉控制單元包括第十一薄膜晶體管和第十三薄膜晶體管； 所述十一薄膜晶體管的柵極接入所述上一級的級傳信號，所述第十一薄膜晶體管的源極接入所述上一級的掃描信號，所述第十一薄膜晶體管的漏極電性連接于所述第十三薄膜晶體管的源極； 所述第十三薄膜晶體管的柵極電性連接于所述第二低頻交流電源，所述第十三薄膜晶體管的漏極電性連接于所述上拉控制模塊的輸出端。4.根據權利要求1所述的GOA電路，其特征在于，所述第二上拉控制單元包括第十二薄膜晶體管和第十四薄膜晶體管； 所述十二薄膜晶體管的柵極接入所述上一級的級傳信號，所述第十二薄膜晶體管的源極接入所述上一級的掃描信號，所述第十二薄膜晶體管的漏極電性連接于所述第十四薄膜晶體管的源極； 所述第十四薄膜晶體管的柵極電性連接于所述第一低頻交流電源，所述第十四薄膜晶體管的漏極電性連接于所述上拉控制模塊的輸出端。5.根據權利要求1所述的GOA電路，其特征在于，所述上拉模塊包括第二十一薄膜晶體管，所述第二十一薄膜晶體管的柵極電性連接于所述上拉控制模塊的輸出端，所述第二十一薄膜晶體管的源極接入所述本級的時鐘信號，所述第二十一薄膜晶體管的漏極電性連接于所述本級的掃描信號的輸出端。6.根據權利要求1所述的GOA電路，其特征在于，所述下傳模塊包括第二十二薄膜晶體管，所述第二十二薄膜晶體管的柵極電性連接于所述上拉控制模塊的輸出端，所述第二十二薄膜晶體管的源極接入所述本級的時鐘信號，所述第二十二薄膜晶體管的漏極電性連接于所述本級的級傳信號的輸出端。7.根據權利要求1所述的GOA電路，其特征在于，所述下拉模塊包括第三十一薄膜晶體管和第四十一薄膜晶體管； 所述第三十一薄膜晶體管的柵極接入下一級的掃描信號，所述第三十一薄膜晶體管的源極電性連接于恒壓低電平源，所述第三十一薄膜晶體管的漏極電性連接于所述本級的掃描信號的輸出端； 所述第四十一薄膜晶體管的柵極接入所述下一級的掃描信號，所述第四十一薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第四十一薄膜晶體管的漏極電性連接于所述上拉控制模塊的輸出端。8.根據權利要求7所述的GOA電路，其特征在于，所述下拉維持模塊包括第一下拉維持單元和第二下拉維持單元； 所述第一下拉維持單元包括第五十一薄膜晶體管、第五十二薄膜晶體管、第五十三薄膜晶體管、第五十四薄膜晶體管、第五十五薄膜晶體管以及第五十六薄膜晶體管； 所述第五十一薄膜晶體管的柵極和漏極電性連接于所述第二低頻交流電源，所述第五十一薄膜晶體管的漏極電性連接于所述第五十三薄膜晶體管的柵極和所述第五十二薄膜晶體管的漏極； 所述第五十二薄膜晶體管的柵極電性連接于所述上拉控制模塊的輸出端，所述第五十二薄膜晶體管的源極電性連接于所述恒壓低電平源； 所述第五十三薄膜晶體管的的源極電性連接于所述第二低頻交流電源，所述第五十三薄膜晶體管的漏極電性連接于所述下拉維持模塊的第一控制端； 所述第五十四薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第五十四薄膜晶體管的柵極電性連接于所述上拉控制模塊的輸出端，所述第五十四薄膜晶體管的漏極電性連接于所述下拉維持模塊的第一控制端； 所述第五十五薄膜晶體管的柵極電性連接于所述下拉維持模塊的第一控制端，所述第五十五薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第五十五薄膜晶體管的漏極電性連接于所述本級的掃描信號的輸出端； 所述第五十六薄膜晶體管的柵極電性連接于所述下拉維持模塊的第一控制端，所述第五十六薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第五十六薄膜晶體管的漏極電性連接于所述上拉控制模塊的輸出端； 所述第二下拉維持單元包括第六十一薄膜晶體管、第六十二薄膜晶體管、第六十三薄膜晶體管、第六十四薄膜晶體管、第六十五薄膜晶體管以及第六十六薄膜晶體管； 所述第六十一薄膜晶體管的柵極和漏極電性連接于所述第一低頻交流電源，所述第六十一薄膜晶體管的漏極電性連接于所述第六十三薄膜晶體管的柵極和所述第六十二薄膜晶體管的漏極； 所述第六十二薄膜晶體管的柵極電性連接于所述上拉控制模塊的輸出端，所述第六十二薄膜晶體管的源極電性連接于所述恒壓低電平源； 所述第六十三薄膜晶體管的的源極電性連接于所述第一低頻交流電源，所述第六十三薄膜晶體管的漏極電性連接于所述下拉維持模塊的第二控制端； 所述第六十四薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第六十四薄膜晶體管的柵極電性連接于所述上拉控制模塊的輸出端，所述第六十四薄膜晶體管的漏極電性連接于所述下拉維持模塊的第二控制端； 所述第六十五薄膜晶體管的柵極電性連接于所述下拉維持模塊的第二控制端，所述第六十五薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第六十五薄膜晶體管的漏極電性連接于所述本級的掃描信號的輸出端； 所述第六十六薄膜晶體管的柵極電性連接于所述下拉維持模塊的第二控制端，所述第六十六薄膜晶體管的源極電性連接于所述恒壓低電平源，所述第六十六薄膜晶體管的漏極電性連接于所述上拉控制模塊的輸出端。9.根據權利要求7所述的GOA電路，其特征在于，所述恒壓低電平源的電平值為-6V。10.根據權利要求1所述的液晶顯示面板，其特征在于，包括權利要求1-9任一所述的GOA電路。
【文檔編號】G09G3/36GK106057152SQ201610570631
【公開日】2016年10月26日
【申請日】2016年7月19日
【發明人】石龍強
【申請人】深圳市華星光電技術有限公司