移位暫存器電路的制作方法
【專利摘要】本發明公開一種移位暫存器電路。移位暫存器電路包括第一柵極驅動模塊、第二柵極驅動模塊、第一放電模塊及第二放電模塊。第一柵極驅動模塊具有第一接點與第一輸出端。第二柵極驅動模塊具有第二接點與第二輸出端。第一放電模塊分別耦接第一接點、第二接點與第一輸出端。第二放電模塊分別耦接第二接點、第一接點與第二輸出端。第一放電模塊與第二放電模塊分別包括十個晶體管。
【專利說明】
移位暫存器電路
技術領域
[0001]本發明是與顯示面板有關，特別是關于一種應用于顯示面板的柵極驅動電路的雙向移位暫存器電路。【背景技術】
[0002]近年來，隨著薄膜晶體管液晶顯示面板的技術不斷地進步，驅動電路可通過玻璃上系統(System On Glass, S0G)技術整合于面板上。
[0003]舉例而言，整合于面板上的驅動電路可采用非晶娃(Amorphous Silicon, a-Si)工藝或低溫多晶娃(Low Temperature poly-silicon, LTPS)工藝來實現，兩者最大的差別在于:電性與工藝復雜度的差異。雖然低溫多晶硅薄膜晶體管器件具有較高的載流子移動率， 但其工藝卻較為繁復；非晶硅薄膜晶體管器件的載流子移動率雖較差，但其工藝較為簡單且成熟，故具有成本上的優勢。
[0004]然而，由于工藝能力上的限制，使得非晶硅薄膜晶體管器件的臨界電壓值 (Threshold Voltage)會受到外加偏壓的影響而逐漸上升，因而無法實現玻璃上系統整合技術。
[0005]請參照圖1，圖1是傳統的雙向移位暫存器電路的示意圖。如圖1所示，于傳統的雙向移位暫存器電路1中，柵極驅動電路15需要由兩個相同的放電電路11及12輪流放電來穩定想要的準位。同理，柵極驅動電路16亦需要由兩個相同的放電電路13及14輪流放電來穩定想要的準位。其余可依此類推。
[0006]假設傳統的雙向移位暫存器電路1是由非晶硅薄膜晶體管器件組成，若有部分的非晶娃薄膜晶體管器件產生臨界電壓位移(Threshold Voltage Shift)的不穩定現象，隨著使用時間的增加，該些非晶硅薄膜晶體管器件產生臨界電壓位移的程度可能會嚴重影響到雙向移位暫存器電路1的正常運作，甚至導致整個雙向移位暫存器電路1失效。
[0007]此外，隨著目前高階手機及平板電腦的顯示面板均要求超高解析度及窄邊框 (Slim Border)的設計，傳統的雙向移位暫存器電路1需額外設置偽柵極驅動器(Dummy Gate Driver)，亦將導致雙向移位暫存器電路1產生信賴性不佳的問題。
【發明內容】
[0008]因此，本發明提出一種移位暫存器電路，以解決現有技術所遭遇到的上述問題。
[0009]根據本發明的一具體實施例為一種移位暫存器電路。于此實施例中，移位暫存器電路包括第一柵極驅動模塊、第二柵極驅動模塊、第一放電模塊及第二放電模塊。第一柵極驅動模塊具有第一接點與第一輸出端。第二柵極驅動模塊具有第二接點與第二輸出端。第一放電模塊分別耦接第一接點、第二接點與第一輸出端。第二放電模塊分別耦接第二接點、 第一接點與第二輸出端。其中，第一放電模塊與第二放電模塊分別包括十個晶體管。
[0010]在一實施例中，第一放電模塊及第二放電模塊分別包含彼此耦接的放電控制單元及準位下拉單元。
[0011]在一實施例中，放電控制單元包括彼此耦接的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管與第六晶體管。
[0012]在一實施例中，第一晶體管及第四晶體管的柵極耦接至第一柵極驅動模塊的第一接點。
[0013]在一實施例中，第二晶體管及第三晶體管的柵極耦接至第二柵極驅動模塊的第二接點。
[0014]在一實施例中，第五晶體管耦接第一晶體管，且第五晶體管的柵極耦接至第六晶體管。
[0015]在一實施例中，第六晶體管耦接至第二晶體管、第三晶體管及第五晶體管，且第六晶體管的柵極耦接至第二晶體管、第一晶體管及第五晶體管。
[0016]在一實施例中，準位下拉單元包括柵極均彼此耦接至放電控制單元的第七晶體管、第八晶體管、第九晶體管與第十晶體管。
[0017]在一實施例中，第七晶體管是耦接至第一柵極驅動模塊的第一接點，且第八晶體管是耦接至第一柵極驅動模塊的第一輸出端。
[0018]在一實施例中，第九晶體管是耦接至第二柵極驅動模塊的第二接點，且第十晶體管是耦接至第二柵極驅動模塊的第二輸出端。
[0019]相較于現有技術，本發明所公開的移位暫存器電路是通過一種新的柵極驅動電路布局方式將兩個柵極驅動電路的放電電路加以整合，使得放電電路可同時對兩個柵極驅動電路進行放電。由于放電電路的數量可從四個減為兩個，可有效減少應用于顯示面板的柵極驅動電路的布局面積，故本發明能夠輕易實現顯示面板的窄邊框要求且可實現超高解析度。此外，本發明所公開的移位暫存器電路亦可控制雙向柵極驅動信號的波形省去傳統的雙向移位暫存器電路所需額外設置的偽柵極驅動器，故可增進整個柵極驅動電路的穩定性與信賴性。
[0020]關于本發明的優點與精神可以通過以下的發明詳述及附圖得到進一步的了解。【附圖說明】
[0021]圖1是傳統的雙向移位暫存器電路的示意圖。
[0022]圖2是根據本發明的一較佳具體實施例的移位暫存器電路的示意圖。
[0023]圖3是圖2中的第一放電模塊的示意圖。
[0024]圖4是圖2中的第一柵極驅動模塊的示意圖。
[0025]圖5是圖2中的第二放電模塊的示意圖。
[0026]圖6是圖2中的第二柵極驅動模塊的示意圖。
[0027]圖7是順向(Forward)柵極驅動信號的時序圖。
[0028]圖8是反向(Backward)柵極驅動信號的時序圖。
[0029]主要器件符號說明:
[0030]1:傳統的雙向移位暫存器電路
[0031]11?14:放電電路
[0032]15?16:柵極驅動電路
[0033]2:移位暫存器電路
[0034]21:第一放電模塊
[0035]22:第二放電模塊
[0036]23:第一柵極驅動模塊
[0037]24:第二柵極驅動模塊
[0038]210:放電控制單元
[0039]212:準位下拉單元
[0040]M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M1’、M2’、M3’、M4’、M5’、M6’、 M7 ’、M8 ’、M9 ’、M10 ’、Ml 1 ’、M12 ’、M13 ’:第一晶體管?第十三晶體管
[0041]X1:第一接點
[0042]X2:第二接點
[0043]K1:第一輸出端
[0044]K2:第二輸出端
[0045]VGL:下拉準位
[0046]FW:順向電壓
[0047]BW:反向電壓
[0048]G(N):第一柵極驅動信號
[0049]G(N+1):第二柵極驅動信號
[0050]G(N+2):第三柵極驅動信號
[0051]G(N+3):第四柵極驅動信號
[0052]STV、STV’:垂直位移起始信號
[0053]RST、RST’:重設信號
[0054]VSYN:垂直同步信號
[0055]HSYN:水平同步信號
[0056]C1?C4、C1’?C4’:第一時脈信號?第四時脈信號
[0057]G1?G15:柵極驅動信號
[0058]tl ?tl8:時間【具體實施方式】
[0059]根據本發明的一較佳具體實施例為一種移位暫存器電路。于此實施例中，移位暫存器電路為一雙向移位暫存器電路，并是應用于薄膜晶體管液晶顯示面板(TFT-LCD) 的柵極驅動電路，但不以此為限。實際上，薄膜晶體管器件可采用非晶硅(Amorphous Silicon, a_Si)工藝、低溫多晶娃(Low Temperature Poly-Silicon, LTPS)工藝或氧化銦嫁鋅(Indium Gallium Zinc Oxide, IGZ0)工藝，并無一定的限制。
[0060]請參照圖2,圖2是根據本發明的一較佳具體實施例的移位暫存器電路的示意圖。 如圖2所示，移位暫存器電路2包括第一放電模塊21、第二放電模塊22、第一柵極驅動模塊 23及第二柵極驅動模塊24。其中，第一放電模塊21分別耦接第一柵極驅動模塊23及第二柵極驅動模塊24,可同時對第一柵極驅動模塊23及第二柵極驅動模塊24進行放電；第二放電模塊22亦分別耦接第一柵極驅動模塊23及第二柵極驅動模塊24,亦可同時對第一柵極驅動模塊23及第二柵極驅動模塊24進行放電。
[0061]需說明的是，圖2所圖示的移位暫存器電路2是以最簡單的兩個放電模塊21?22 對應兩個柵極驅動模塊23?24為例，以方便進行說明。實際上，柵極驅動電路可依照實際需求設置有多組移位暫存器電路2,并不以此例為限。
[0062]相較于圖1所圖示的傳統的移位暫存器電路1設置有四個放電電路11?14,本發明的移位暫存器電路2僅需設置有兩個放電模塊21?22,故可有效節省成本并縮減柵極驅動電路布局的面積。
[0063]接下來，將分別就圖2中的移位暫存器電路2的第一放電模塊21、第二放電模塊 22、第一柵極驅動模塊23及第二柵極驅動模塊24進行詳細說明。
[0064]請參照圖3至圖6,圖3是圖2中的第一放電模塊21的示意圖；圖4是圖2中的第一柵極驅動模塊23的示意圖；圖5是圖2中的第二放電模塊22的示意圖；圖6是圖2中的第二柵極驅動模塊24的示意圖。
[0065]如圖3及圖5所示，第一放電模塊21與第二放電模塊22分別包括十個晶體管。實際上，該些晶體管可以是采用非晶娃(Amorphous Silicon，a-Si)工藝、低溫多晶石圭(Low Temperature Poly-Silicon, LTPS)工藝或氧化銦嫁鋅(Indium Gallium Zinc Oxide，IGZ0)工藝制造的薄膜晶體管器件，但不以此為限。
[0066]如圖3所示，第一放電模塊21包括彼此耦接的放電控制單元210及準位下拉單元 212。其中，放電控制單元210包括彼此耦接的第一晶體管M1、第二晶體管M2、第三晶體管 M3、第四晶體管M4、第五晶體管M5與第六晶體管M6;準位下拉單元212包括第七晶體管M7、 第八晶體管M8、第九晶體管M9與第十晶體管M10,并且第七晶體管M7、第八晶體管M8、第九晶體管M9與第十晶體管M10的柵極均彼此耦接至放電控制單元210。
[0067]第五晶體管M5耦接第一晶體管M1，且第五晶體管M5的柵極耦接至第六晶體管 M6。第六晶體管M6耦接至第二晶體管M2、第三晶體管M3及第五晶體管M5,且第六晶體管 M6的柵極親接至第二晶體管M2、第一晶體管Ml及第五晶體管M5。第一晶體管Ml?第四晶體管M4與第七晶體管M7?第十晶體管M10的一端均耦接至下拉準位VGL。第三晶體管M3 及第四晶體管M4的另一端耦接于第七晶體管M7的柵極與第六晶體管M6之間。
[0068]同理，如圖5所示，第二放電模塊22包括彼此耦接的放電控制單元220及準位下拉單元222。其中，放電控制單元220包括彼此耦接的第一晶體管Ml’、第二晶體管M2’、第三晶體管M3’、第四晶體管M4’、第五晶體管M5’與第六晶體管M6’ ；準位下拉單元222包括第七晶體管M7’、第八晶體管M8’、第九晶體管M9’與第十晶體管M10’，并且第七晶體管 M7’、第八晶體管M8’、第九晶體管M9’與第十晶體管M10’的柵極均彼此耦接至放電控制單元 220〇
[0069]第五晶體管M5’耦接第一晶體管Ml’，且第五晶體管M5’的柵極耦接至第六晶體管M6’。第六晶體管M6’耦接至第二晶體管M2’、第三晶體管M3’及第五晶體管M5’，且第六晶體管M6’的柵極耦接至第二晶體管M2’、第一晶體管Ml’及第五晶體管M5’。第一晶體管Ml’?第四晶體管M4’與第七晶體管M7’?第十晶體管M10’的一端均耦接至下拉準位 VGL。第三晶體管M3’及第四晶體管M4’的另一端耦接于第七晶體管M7’的柵極與第六晶體管M6’之間。
[0070]如圖4所示，第一柵極驅動模塊23包括第十一晶體管Mil、第十二晶體管M12及第十三晶體管M13,并且第一柵極驅動模塊23具有第一接點XI與第一輸出端K1。其中，第i^一晶體管Mil與第十二晶體管M12彼此串接；第十三晶體管M13的柵極通過第一接點XI 耦接至第十一晶體管Mil與第十二晶體管M12之間；第十三晶體管M13耦接第一輸出端K1 ; 第一輸出端K1是用以輸出一第一柵極驅動信號G(N)。
[0071]同理，如圖6所示，第二柵極驅動模塊24包括第十一晶體管Mil’、第十二晶體管 M12’及第十三晶體管M13’，并且第二柵極驅動模塊24具有第二接點X2與第二輸出端K2。 其中，第十一晶體管Mil’與第十二晶體管M12’彼此串接；第十三晶體管M13’的柵極通過第二接點X2耦接至第十一晶體管Mil’與第十二晶體管M12’之間；第十三晶體管M13’耦接第二輸出端K2 ;第二輸出端K2是用以輸出一第二柵極驅動信號G (N+1)。
[0072]回到圖3,第一放電模塊21中的第一晶體管Ml及第四晶體管M4的柵極與第七晶體管M7的另一端均耦接至第一柵極驅動模塊23中的第一接點XI ;第一放電模塊21中的第二晶體管M2及第三晶體管M3的柵極與第九晶體管M9的另一端均耦接至第二柵極驅動模塊24中的第二接點X2 ;第一放電模塊21中的第八晶體管M8的另一端是耦接至第一柵極驅動模塊23中的第一輸出端K1 ;第一放電模塊21中的第十晶體管M10的另一端是耦接至第二柵極驅動模塊24中的第二輸出端K2。
[0073]換言之，第一放電模塊21是通過耦接至第一柵極驅動模塊23中的第一接點XI的第一晶體管Ml及第四晶體管M4的柵極與第七晶體管M7的另一端，還有耦接至第一柵極驅動模塊23中的第一輸出端K1的第八晶體管M8,來對第一柵極驅動模塊23進行放電。同時，第一放電模塊21亦通過耦接至第二柵極驅動模塊24中的第二接點X2的第二晶體管M2 及第三晶體管M3的柵極與第九晶體管M9的另一端，還有耦接至第二柵極驅動模塊24中的第二輸出端K2的第十晶體管M10,來對第二柵極驅動模塊24進行放電。由此，第一放電模塊21即可實現同時對第一柵極驅動模塊23與第二柵極驅動模塊24進行放電。
[0074]回到圖5,第二放電模塊22中的第一晶體管Ml’及第四晶體管M4’的柵極與第七晶體管M7’的另一端均耦接至第一柵極驅動模塊23中的第一接點XI ;第二放電模塊22中的第二晶體管M2’及第三晶體管M3’的柵極與第九晶體管M9’的另一端均耦接至第二柵極驅動模塊24中的第二接點X2 ;第二放電模塊22中的第八晶體管M8’的另一端是耦接至第一柵極驅動模塊23中的第一輸出端K1 ;第二放電模塊22中的第十晶體管M10’的另一端是耦接至第二柵極驅動模塊24中的第二輸出端K2。
[0075]換言之，第二放電模塊22是通過耦接至第一柵極驅動模塊23中的第一接點XI的第一晶體管Ml’及第四晶體管M4’的柵極與第七晶體管M7’的另一端，還有耦接至第一柵極驅動模塊23中的第一輸出端K1的第八晶體管M8’的另一端，來對第一柵極驅動模塊23 進行放電。同時，第二放電模塊22亦通過耦接至第二柵極驅動模塊24中的第二接點X2的第二晶體管M2’及第三晶體管M3’的柵極與第九晶體管M9’的另一端，還有耦接至第二柵極驅動模塊24中的第二輸出端K2的第十晶體管M10’的另一端，來對第二柵極驅動模塊24 進行放電。由此，第二放電模塊22即可實現同時對第一柵極驅動模塊23與第二柵極驅動模塊24進行放電。
[0076]接著，請參照圖7及圖8。圖7及圖8分別是順向(Forward)柵極驅動信號及反向 (Backward)柵極驅動信號的時序圖。
[0077]如圖7所示，于時間tl，重設信號RST由高準位變為低準位且垂直位移起始信號 STV由低準位變為高準位；于時間t2,重設信號RST’由高準位變為低準位且垂直位移起始信號STV’由低準位變為高準位。也就是說，重設信號RST’由高準位變為低準位且垂直位移起始信號STV’由低準位變為高準位的時間點t2會晚于重設信號RST由高準位變為低準位且垂直位移起始信號STV由低準位變為高準位的時間點tl，并且兩者之間的時間差為 (t2_tl)〇
[0078]于時間t3,垂直位移起始信號STV會由高準位變為低準位，此時第三時脈信號C3 會由低準位變為高準位，使得第一柵極驅動模塊23的第一輸出端K1輸出柵極驅動信號G1 ; 于時間t4,垂直位移起始信號STV’亦會由高準位變為低準位，此時第三時脈信號C3’會由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G2。
[0079]于時間t5,第四時脈信號C4會由低準位變為高準位，使得第一柵極驅動模塊23的第一輸出端K1輸出柵極驅動信號G3 ;于時間t6,第四時脈信號C4’會由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G4。于時間t7,第一時脈信號C1會由低準位變為高準位，使得第一柵極驅動模塊23的第一輸出端K1輸出柵極驅動信號G5,此時第三時脈信號C3亦會由高準位變為低準位；于時間t8,第一時脈信號C1’ 由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G6,此時第三時脈信號C3’亦會由高準位變為低準位。
[0080]于時間t9,第二時脈信號C2會由低準位變為高準位，使得第一柵極驅動模塊23的第一輸出端K1輸出柵極驅動信號G7,此時第四時脈信號C4亦會由高準位變為低準位；于時間tlO,第二時脈信號C2’會由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G8,此時第四時脈信號C4’亦會由高準位變為低準位。
[0081]于時間tll，第三時脈信號C3又會由低準位變為高準位，使得第一柵極驅動模塊 23的第一輸出端K1輸出柵極驅動信號G9,此時第一時脈信號C1亦會由高準位變為低準位；于時間tl2,第三時脈信號C3’又會由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G10,此時第一時脈信號C1’亦會由高準位變為低準位。
[0082]于時間tl3,第四時脈信號C4又會由低準位變為高準位，使得第一柵極驅動模塊 23的第一輸出端K1輸出柵極驅動信號G11，此時第二時脈信號C2亦會由高準位變為低準位；于時間tl4,第四時脈信號C4’又會由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G12,此時第二時脈信號C2’亦會由高準位變為低準位。
[0083]于時間tl5,第一時脈信號C1又會由低準位變為高準位，使得第一柵極驅動模塊 23的第一輸出端K1輸出柵極驅動信號G13,此時第三時脈信號C3亦會由高準位變為低準位；于時間tl6,第一時脈信號C1’又會由低準位變為高準位，使得第二柵極驅動模塊24的第二輸出端K2輸出柵極驅動信號G14,此時第三時脈信號C3’亦會由高準位變為低準位。
[0084]于時間tl7,第二時脈信號C2又會由低準位變為高準位，使得第一柵極驅動模塊 23的第一輸出端K1輸出柵極驅動信號G15,此時第四時脈信號C4亦會由高準位變為低準位；于時間tl8,第二時脈信號C2’又會由低準位變為高準位，此時第四時脈信號C4’亦會由高準位變為低準位。
[0085]由圖7及上述說明可知:順向的柵極驅動信號時序是指由柵極驅動信號G1開始依序輸出至柵極驅動信號G15。至于圖8所圖示的反向柵極驅動信號的時序圖是與圖7方向相反，亦即由柵極驅動信號G15開始依序輸出至柵極驅動信號G1，故可依此類推，于此不另行贅述。
[0086]需說明的是，本發明所公開的移位暫存器電路可通過控制圖7及圖8所示的雙向柵極驅動信號的波形，省去傳統的雙向移位暫存器電路所需額外設置的偽柵極驅動器 (Dummy gate driver)，使得顯示面板所顯示的畫面不會出現亮線或淡線的問題，以增進整個柵極驅動電路的穩定性與信賴性。
[0087]相較于現有技術，本發明所公開的移位暫存器電路是通過一種新的柵極驅動電路布局方式將兩個柵極驅動電路的放電電路加以整合，使得放電電路可同時對兩個柵極驅動電路進行放電。由于放電電路的數量可從四個減為兩個，可有效減少應用于顯示面板的柵極驅動電路的布局面積，故本發明能夠輕易實現顯示面板的窄邊框要求且可實現超高解析度。此外，本發明所公開的移位暫存器電路亦可控制雙向柵極驅動信號的波形省去傳統的雙向移位暫存器電路所需額外設置的偽柵極驅動器，故可增進整個柵極驅動電路的穩定性與信賴性。
[0088]通過以上較佳具體實施例的詳述，是希望能更加清楚描述本發明的特征與精神， 而并非以上述所公開的較佳具體實施例來對本發明的范疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排于本發明所欲申請的權利要求的范疇內。
【主權項】
1.一種移位暫存器電路，其特征在于，上述移位暫存器電路包括:一第一柵極驅動模塊，具有一第一接點與一第一輸出端；一第二柵極驅動模塊，具有一第二接點與一第二輸出端；一第一放電模塊，分別耦接上述第一接點、上述第二接點與上述第一輸出端；以及一第二放電模塊，分別耦接上述第二接點、上述第一接點與上述第二輸出端；其中，上述第一放電模塊與上述第二放電模塊分別包括十個晶體管。2.如權利要求1所述的移位暫存器電路，其特征在于，上述第一放電模塊與上述第二 放電模塊分別包含彼此耦接的一放電控制單元與一準位下拉單元。3.如權利要求2所述的移位暫存器電路，其特征在于，上述放電控制單元包括彼此耦 接的一第一晶體管、一第二晶體管、一第三晶體管、一第四晶體管、一第五晶體管與一第六 晶體管。4.如權利要求3所述的移位暫存器電路，其特征在于，上述第一晶體管與上述第四晶 體管的柵極耦接至上述第一柵極驅動模塊的上述第一接點。5.如權利要求3所述的移位暫存器電路，其特征在于，上述第二晶體管與上述第三晶 體管的柵極耦接至上述第二柵極驅動模塊的上述第二接點。6.如權利要求3所述的移位暫存器電路，其特征在于，上述第五晶體管耦接上述第一 晶體管，且上述第五晶體管的柵極耦接至上述第六晶體管。7.如權利要求3所述的移位暫存器電路，其特征在于，上述第六晶體管耦接至上述第 二晶體管、上述第三晶體管與上述第五晶體管，且上述第六晶體管的柵極耦接至上述第二 晶體管、上述第一晶體管與上述第五晶體管。8.如權利要求2所述的移位暫存器電路，其特征在于，上述準位下拉單元包括柵極均 彼此耦接至上述放電控制單元的一第七晶體管、一第八晶體管、一第九晶體管與一第十晶 體管。9.如權利要求8所述的移位暫存器電路，其特征在于，上述第七晶體管是耦接至上述 第一柵極驅動模塊的上述第一接點，且上述第八晶體管是耦接至上述第一柵極驅動模塊的 上述第一輸出端。10.如權利要求8所述的移位暫存器電路，其特征在于，上述第九晶體管是耦接至上述 第二柵極驅動模塊的上述第二接點，且上述第十晶體管是耦接至上述第二柵極驅動模塊的 上述第二輸出端。
【文檔編號】G11C19/28GK105989811SQ201510079752
【公開日】2016年10月5日
【申請日】2015年2月13日
【發明人】游家華, 林松君, 劉軒辰, 詹建廷
【申請人】南京瀚宇彩欣科技有限責任公司, 瀚宇彩晶股份有限公司