柵極驅動電路及液晶顯示裝置的制造方法

柵極驅動電路及液晶顯示裝置的制造方法
【專利摘要】本發明提供一種柵極驅動電路及液晶顯示裝置，所述柵極驅動電路包括多級連接的柵極驅動單元，其中第N級柵極驅動單元包括：上拉控制模塊、上拉模塊、第一下拉模塊、下拉控制模塊、第二下拉模塊；第二下拉模塊包括第一薄膜晶體管、第二薄膜晶體管，分別與所述第一低頻時鐘信號輸入端、所述下拉控制模塊連接，并與所述上拉控制模塊、所述上拉模塊共同連接于所述下拉點。本發明的柵極驅動電路及液晶顯示裝置，解決了現有技術中下拉點和第一輸出端的電壓波動問題，提高了柵極驅動電路的信賴性和使用壽命。
【專利說明】
柵極驅動電路及液晶顯示裝置
技術領域
[0001]本發明涉及顯示器領域，特別是涉及一種柵極驅動電路及液晶顯示裝置。
【背景技術】
[0002]柵極驅動電路簡稱G0A(Gate Driver On Array)電路，利用現有薄膜晶體管液晶顯示器的陣列制程技術將柵極行掃描驅動信號電路制作在陣列基板上，實現對柵極逐行掃描的驅動方式。
[0003]現有的第N級GOA單元的結構圖，如圖1所示，主要包括:上拉控制模塊101、上拉模塊102、下拉模塊103、下拉控制模塊104。其中，第N-1級信號第一輸入端輸入的信號為G(n-
1)、第N-1級信號第二輸入端輸入的信號為ST(η-1)、第N+1級信號輸入端輸入的信號為G(n+I)，第一輸出端的輸出信號為G(n)、第二輸出端的輸出信號為ST(n+l)、下拉點的信號為Q(η)、高頻時鐘信號輸入端輸入的信號為CLKA、CLKB，在實際應用過程中，由于上拉模塊102的薄膜晶體管的源極和柵極之間存在著耦合電容，使得下拉點的電位或者第一輸出端的電壓被拉低時，存在著波動，降低了柵極驅動電路的信耐性和使用壽命。
[0004]因此，有必要提供一種柵極驅動電路及液晶顯示裝置，以解決現有技術所存在的問題。

【發明內容】

[0005]本發明的目的在于提供一種柵極驅動電路及液晶顯示裝置，以解決現有技術中下拉點被拉低時容易出現波動的技術問題。
[0006]為解決上述技術問題，本發明構造了一種柵極驅動電路，其包括多級連接的柵極驅動單元，其中第N級柵極驅動單元包括:
[0007]第N-1級信號第一輸入端、第N-1級信號第二輸入端、第Ν+1級信號輸入端、高頻時鐘信號輸入端、第一輸出端、第二輸出端、下拉點、第一低頻時鐘信號輸入端、以及低電平輸入端，其中N為大于3的正整數；
[0008]其中，所述第N-1級信號第一輸入端與第N-1級的柵極驅動單元的第一輸出端相連;所述第N-1級信號第二輸入端與第N-1級的柵極驅動單元的第二輸出端相連、所述第一輸出端與第Ν+1級的柵極驅動單元的第N-1級信號第一輸入端相連;所述第二輸出端與第N+I級的柵極驅動單元的第N-1級信號第二輸入端連接;所述第一輸出端，用于向顯示區域的第N級的掃描線提供掃描信號；
[0009]所述第N級柵極驅動單元還包括:
[0010]上拉控制模塊，分別與所述第N-1級信號第一輸入端、所述第N-1級信號第二輸入端以及所述下拉點連接，用于上拉所述下拉點的電位；
[0011]上拉模塊，分別與所述高頻時鐘信號輸入端、所述第一輸出端、以及所述第二輸出端連接，并與所述上拉控制模塊共同連接于所述下拉點，用于對所述第一輸出端和所述第二輸出端的信號進行充電，以及使所述下拉點達到更高的電位；
[0012]第一下拉模塊，分別與所述第N+1級信號輸入端連接，并與所述上拉模塊共同連接于所述第一輸出端，與所述上拉控制模塊共同連接于所述下拉點，用于在所述第一輸出端的信號處于非充電狀態時，下拉所述下拉點以及所述第一輸出端的電位；
[0013]下拉控制模塊，分別與所述上拉控制模塊、所述上拉模塊連接，用于在所述下拉點的電位處于低電位時，下拉所述下拉點以及所述第一輸出端的電位；
[0014]第二下拉模塊，包括第一薄膜晶體管、第二薄膜晶體管，所述第二下拉模塊與所述第一低頻時鐘信號輸入端、所述下拉控制模塊連接，并與所述上拉控制模塊、所述上拉模塊共同連接于所述下拉點；用于使所述下拉點下拉后的電位和所述第一輸出端下拉后的電位等于預設電壓。
[0015]本發明另一個目的在于提供一種液晶顯示裝置，其包括上述柵極驅動電路，以及與所述柵極驅動電路連接的顯示區域。
[0016]本發明的柵極驅動電路及液晶顯示裝置，通過增加一下拉模塊，在下拉點和輸出端的電位波動時，將電壓進一步拉低，消除了耦合電容對柵極驅動電路的影響，進而提高了柵極驅動電路的信賴性和使用壽命。
[0017]為讓本發明的上述內容能更明顯易懂，下文特舉優選實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0018]圖1為現有技術的第N級柵極驅動電路的結構示意圖；
[0019]圖2為本發明的第N級柵極驅動電路的結構示意圖；
[0020]圖3為本發明的柵極驅動電路的驅動波形圖。
【具體實施方式】
[0021]以下各實施例的說明是參考附加的圖式，用以例示本發明可用以實施的特定實施例。本發明所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內」、「外」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發明，而非用以限制本發明。
[0022]在圖中，結構相似的單元是以相同標號表示。
[0023]請參照圖2，圖2為本發明的第N級柵極驅動電路的結構示意圖。
[0024]本發明的柵極驅動電路，包括多級連接的柵極驅動單元，其中第N級柵極驅動單元，如圖2所示，包括:第N-1級信號第一輸入端、第N-1級信號第二輸入端、第N+1級信號輸入端、高頻時鐘信號輸入端、第一輸出端、第二輸出端、下拉點、第一低頻時鐘信號輸入端、以及低電平輸入端，其中N為大于3的正整數；
[0025]第N-1級信號第一輸入端的信號為G(N-1)、第N-1級信號第二輸入端的信號為ST(N-1)、高頻時鐘信號輸入端的信號為CLKA/CLKB、第一輸出端的信號為G(N)、第二輸出端的信號為ST(N+1)、下拉點的信號為Q(N)、低電平輸入端VSS，第一低頻時鐘信號輸入端的信號為LC3/LC4。
[0026]其中，所述第N-1級信號第一輸入端與第N-1級的柵極驅動單元的第一輸出端相連;所述第N-1級信號第二輸入端與第N-1級的柵極驅動單元的第二輸出端相連、所述第一輸出端與第N+1級的柵極驅動單元的第N-1級信號第一輸入端相連;所述第二輸出端與第N+I級的柵極驅動單元的第N-1級信號第二輸入端連接;所述第一輸出端，用于向顯示區域的第N級的掃描線提供掃描信號；
[0027]所述第N級柵極驅動單元還包括:上拉控制模塊201、上拉模塊202、第一下拉模塊203、下拉控制模塊204、第二下拉模塊200;
[0028]上拉控制模塊201，分別與所述第N-1級信號第一輸入端、所述第N-1級信號第二輸入端以及所述下拉點連接，用于上拉所述下拉點的電位，以控制所述上拉模塊202是否開啟O
[0029]上拉模塊202，分別與所述高頻時鐘信號輸入端、所述第一輸出端、以及所述第二輸出端連接，并與所述上拉控制模塊201共同連接于所述下拉點，用于對所述第一輸出端和所述第二輸出端的信號進行充電，以及使所述下拉點的信號Q(n)達到更高的電位；
[0030]第一下拉模塊203，分別與所述第N+1級信號輸入端連接，并與所述上拉模塊202共同連接與所述第一輸出端，與所述上拉控制模塊201共同連接于所述下拉點，用于在所述第一輸出端的信號處于非充電狀態時，下拉所述下拉點以及所述第一輸出端的電位；
[0031]下拉控制模塊204，分別與所述上拉控制模塊201、所述上拉模塊202連接，用于在所述下拉點的電位處于低電位時，下拉所述下拉點以及所述第一輸出端的電位；
[0032]第二下拉模塊200，包括第一薄膜晶體管T71、第二薄膜晶體管T72，與所述第一低頻時鐘信號輸入端、所述下拉控制模塊204連接，并與所述上拉控制模塊201、所述上拉模塊202共同連接于所述下拉點，用于使所述下拉點下拉后的電位和所述第一輸出端下拉后的電位等于預設電壓，以消除所述下拉點的電位和所述第一輸出端的電位在下拉過程中的波動。
[0033]所述第一薄膜晶體管T71具有第一柵極、第一源極及第一漏極;所述第二薄膜晶體管T72具有第二柵極、第二源極及第二漏極;所述第一柵極和第二柵極都連接所述第一低頻時鐘信號輸入端連接，所述第一源極連接所述下拉點；所述第一漏極連接所述低電平輸入端;所述第二源極連接所述第一輸出端;所述第二漏極連接所述低電平輸入端。
[0034]所述上拉控制模塊201包括第三薄膜晶體管Tll，所述第三薄膜晶體管具有第三柵極、第三源極及第三漏極；
[0035]所述第三源極連接所述第N-1級信號第一輸入端，所述第三柵極連接所述第N-1級信號第二輸入端，所述第三漏極連接所述下拉點。
[0036]所述上拉模塊202包括第四薄膜晶體管T22、第五薄膜晶體管T21、所述第四薄膜晶體管T22具有第四柵極、第四源極及第四漏極;所述第五薄膜晶體管T21具有第五柵極、第五源極及第五漏極；
[0037]所述第四柵極、所述第五柵極共同連接于所述下拉點，所述第四源極與所述第五源極共同連接于所述高頻時鐘信號輸入端，所述第四漏極連接所述第二輸出端，所述第五漏極連接所述第一輸出端。
[0038]所述上拉模塊202還包括電容cb，所述電容cb的一端與所述下拉點連接，所述電容cb的另一端與所述第一輸出端連接。
[0039]所述第一下拉模塊203包括第六薄膜晶體管T41和第七薄膜晶體管T31;所述第六薄膜晶體管T41包括第六柵極、第六源極及第六漏極;所述第七薄膜晶體管T31包括第七柵極、第七源極及第七漏極；
[0040]所述第六柵極和所述第七柵極都與所述第N+1級信號輸入端連接，所述第六源極連接所述下拉點，所述第六漏極連接所述低電平輸入端;所述第七源極連接所述第一輸出端，所述第七漏極連接所述低電平輸入端。
[0041]所述第N級柵極驅動單元還包括第二低頻時鐘信號輸入端，和第三低頻時鐘信號輸入端;第二低頻時鐘信號輸入端輸入的信號為LCl;第三低頻時鐘信號輸入端輸入的信號為 LC2;
[0042]所述下拉控制模塊204包括:第一下拉控制子模塊2041;
[0043]所述第一下拉控制子模塊2041包括:第八薄膜晶體管T52、第九薄膜晶體管T51、第十薄膜晶體管T53、第^^一薄膜晶體管T54、第十二薄膜晶體管T42、第十三薄膜晶體管T32;
[0044]所述第八薄膜晶體管T52包括第八柵極、第八源極及第八漏極;所述第九薄膜晶體管T51包括第九柵極、第九源極及第九漏極;所述第十薄膜晶體管T53包括第十柵極、第十源極及第十漏極;所述第十一薄膜晶體管T54包括第十一柵極、第十一源極及第十一漏極;所述第十二薄膜晶體管T42包括第十二柵極、第十二源極及第十二漏極;所述第十三薄膜晶體管T32包括第十三柵極、第十三源極及第十三漏極；
[0045]所述第八柵極連接所述下拉點，所述第八源極連接所述第九漏極，所述第八漏極連接所述低電平輸入端；
[0046]所述第九柵極連接所述第二低頻時鐘信號輸入端，所述第九源極連接所述第九柵極，所述第九漏極連接所述第十柵極；
[0047]所述第十源極連接所述第九源極，所述第十漏極連接所述第十二柵極以及所述第十三柵極；
[0048]所述第十一柵極連接所述第八柵極，所述第十一源極與所述第十漏極連接，所述第十一漏極與所述低電平輸入端連接；
[0049]所述第十二源極連接所述下拉點，所述第十三源極連接所述第一輸出端，所述第十二漏極和所述第十三漏極都與所述低電平輸入端連接。
[0050]所述下拉控制模塊204包括:第二下拉控制子模塊2042;
[0051]所述第二下拉控制子模塊2042包括:所述第十四薄膜晶體管T62、第十五薄膜晶體管T61、第十六薄膜晶體管T63、第十七薄膜晶體管T64、第十八薄膜晶體管T43、第十九薄膜晶體管T33;
[0052]所述第十四薄膜晶體管T62包括第十四柵極、第十四源極及第十四漏極;所述第十五薄膜晶體管T61包括第十五柵極、第十五源極及第十五漏極;所述第十六薄膜晶體管T63包括第十六柵極、第十六源極及第十六漏極;所述第十七薄膜晶體管T64包括第十七柵極、第十七源極及第十七漏極;所述第十八薄膜晶體管T43包括第十八柵極、第十八源極及第十八漏極;所述第十九薄膜晶體管T33包括第十九柵極、第十九源極及第十九漏極；
[0053]所述第十四柵極連接所述下拉點，所述第十四源極連接所述第十五漏極，所述第十四漏極連接所述低電平輸入端；
[0054]所述第十五柵極連接所述第三低頻時鐘信號輸入端，所述第十五源極連接所述第十五柵極，所述第十五漏極連接所述第十六柵極；
[0055]所述第十六源極連接所述第十五源極，所述第十六漏極連接所述第十八柵極以及所述第十九柵極；
[0056]所述第十七柵極連接所述第十四柵極，所述第十七源極與所述第十六漏極連接，所述第十七漏極與所述低電平輸入端連接；
[0057]所述第十八源極連接所述下拉點，所述第十九源極連接所述第一輸出端，所述第十八漏極和所述第十九漏極都與所述低電平輸入端連接。
[0058]本發明的柵極驅動單元的工作原理為:當所述上拉控制模塊201的第N-1級信號第二輸入端的信號ST(N-1)為高電平時，所述第三薄膜晶體管Tll閉合，當所述第N-1級信號第一輸入端的信號G(N-1)輸入為高電平時，所述下拉點的信號Q(N)變為高電平。此時所述上拉模塊202的第四薄膜晶體管T22以及所述第五薄膜晶體管T21閉合，同時輸入所述高頻時鐘信號輸入端的信號CLKA或者CLKB;使薄膜晶體管T21閉合，第一輸出端的信號G(n)為高電平。此時第一下拉模塊203和下拉控制模塊204停止工作。在下一個1/2時鐘周期內，Q(n)保持高電位，CLKA/CLKB信號通過T21輸出到第一輸出端，使得G(n)為高電位。當Q(n)點為高電位時，P點或者Q點為低電位，Q(n)與G(n)的電位不被拉低。
[0059]在下一個1/2時鐘周期內，G(n+1)輸出高電位，使得第一下拉模塊203的薄膜晶體管T31和T41閉合，從而將Q(n)與G(n)的電位拉低。當Q(n)點為低電位時，P點或者Q點為高電平，從而使得Τ42\Τ32或者T43\T33閉合，將Q(n)與G(n)的電位進一步拉低。但是在拉低時，由于薄膜晶體管T21 \T22存在耦合電容，使得Q (η)的電位出現波動，也即Q (η)和G (η)的電位超過VSS的電壓，從而影響G (η)的穩定性。
[0060]因此，當Q(n)和G(n)的電位超過VSS的電壓時，通過第二下拉模塊200將Q(n)和G(η)的電位拉回到VSS的電壓，也即使得Q(n)和G(n)的電位維持穩定。
[0061]具體地，所述第一低頻時鐘信號輸入端輸入的信號包括第一低頻時鐘信號LC3和第二低頻時鐘信號LC4，所述顯示區域包括第一顯示區域和第二顯示區域；
[0062]在第一顯示區域的掃描線驅動時，該第一低頻時鐘信號為高電平;在第二顯示區域的掃描線驅動時，該第二低頻時鐘信號為高電平。第一顯示區域和第二顯示區域比如為上半屏幕和下半屏幕。
[0063]如圖3所示，給出兩幀的驅動波形圖，以液晶顯示面板有4行掃描線為例，其中STV表不啟動信號，G1-G4表不I到4行掃描線輸入的掃描信號，在一幀tl-t6時間內，當上半屏(1、2行)掃描完時，在上半屏驅動時間(t2-t4)LC3為高電平，從而使上半屏的掃描信號和下拉點的電位維持穩定低電位，由于t4-t5時段內，下半屏(3、4行)還在繼續掃描，因此第一低頻時鐘信號LC3輸入端的輸入信號只能在上半屏驅動時間內輸出高電平的信號，才能使得下半屏的掃描信號和下拉點的電位為高電位。而當下半屏的掃描線掃描完，由于下一幀的上半屏還在繼續掃描，因此第二低頻時鐘信號輸入端的輸入的信號LC4只能在下半屏幕驅動時間內(t4-t5)輸出高電位的信號，從而將下半屏的掃描信號和下拉點的電位維持穩定低電位。其中t5-t6表不一幀內的媳屏時段，為了更好地維持掃描信號和下拉點的電位，此時LC3和LC4都為高電平。可以理解的是，下一幀的驅動原理與此類似。
[0064]本發明的柵極驅動電路，通過增加一下拉模塊，在下拉點和輸出端的電位波動時，將電壓進一步拉低，消除了耦合電容對柵極驅動電路的影響，進而提高了柵極電路的信賴性和使用壽命。
[0065]本發明還提供一種液晶顯示裝置，其包括柵極驅動單元，以及與所述柵極驅動電路連接的顯示區域；
[0066]所述柵極驅動電路包括多級連接的柵極驅動單元，其中，第N級柵極驅動單元包括:
[0067]第N-1級信號第一輸入端、第N-1級信號第二輸入端、第N+1級信號輸入端、高頻時鐘信號輸入端、第一輸出端、第二輸出端、下拉點、第一低頻時鐘信號輸入端、以及低電平輸入端，其中N為大于3的正整數；
[0068]其中，所述第N-1級信號第一輸入端與第N-1級的柵極驅動單元的第一輸出端相連;所述第N-1級信號第二輸入端與第N-1級的柵極驅動單元的第二輸出端相連、所述第一輸出端與第N+1級的柵極驅動單元的第N-1級信號第一輸入端相連;所述第二輸出端與第N+I級的柵極驅動單元的第N-1級信號第二輸入端連接;所述第一輸出端，用于向所述顯示區域的第N級的掃描線提供掃描信號；
[0069]所述第N級柵極驅動單元還包括:
[0070]上拉控制模塊，分別與所述第N-1級信號第一輸入端、所述第N-1級信號第二輸入端以及所述下拉點連接，用于上拉所述下拉點的電位；
[0071]上拉模塊，分別與所述高頻時鐘信號輸入端、所述第一輸出端、以及所述第二輸出端連接，并與所述上拉控制模塊共同連接于所述下拉點，用于對所述第一輸出端和所述第二輸出端的信號進行充電，以及使所述下拉點達到更高的電位；
[0072]第一下拉模塊，分別與所述第N+1級信號輸入端連接，并與所述上拉模塊共同連接于所述第一輸出端，與所述上拉控制模塊共同連接于所述下拉點，用于在所述第一輸出端的信號處于非充電狀態時，下拉所述下拉點以及所述第一輸出端的電位；
[0073]下拉控制模塊，分別與所述上拉控制模塊、所述上拉模塊連接，用于在所述下拉點的電位處于低電位時，下拉所述下拉點以及所述第一輸出端的電位；
[0074]第二下拉模塊，包括第一薄膜晶體管、第二薄膜晶體管，與所述第一低頻時鐘信號輸入端、所述下拉控制模塊連接，并與所述上拉控制模塊、所述上拉模塊共同連接于所述下拉點；用于使所述下拉點下拉后的電位和所述第一輸出端下拉后的電位等于預設電壓。
[0075]本發明的液晶顯示裝置可包括上述柵極驅動電路，鑒于所述柵極驅動電路在上文已有詳細的描述，此處不再贅述。
[0076]本發明的液晶顯示裝置，通過增加一下拉模塊，在下拉點和輸出端的電位波動時，將電壓進一步拉低，消除了耦合電容對柵極驅動電路的影響，進而提高了柵極驅動電路的信賴性和使用壽命。
[0077]綜上所述，雖然本發明已以優選實施例揭露如上，但上述優選實施例并非用以限制本發明，本領域的普通技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與潤飾，因此本發明的保護范圍以權利要求界定的范圍為準。
【主權項】
1.一種柵極驅動電路，其特征在于，包括多級連接的柵極驅動單元，其中第N級柵極驅動單元包括: 第N-1級信號第一輸入端、第N-1級信號第二輸入端、第N+1級信號輸入端、高頻時鐘信號輸入端、第一輸出端、第二輸出端、下拉點、第一低頻時鐘信號輸入端、以及低電平輸入端，其中N為大于3的正整數； 其中，所述第N-1級信號第一輸入端與第N-1級的柵極驅動單元的第一輸出端相連;所述第N-1級信號第二輸入端與第N-1級的柵極驅動單元的第二輸出端相連、所述第一輸出端與第N+1級的柵極驅動單元的第N-1級信號第一輸入端相連;所述第二輸出端與第N+1級的柵極驅動單元的第N-1級信號第二輸入端連接;所述第一輸出端，用于向顯示區域的第N級的掃描線提供掃描信號； 所述第N級柵極驅動單元還包括: 上拉控制模塊，分別與所述第N-1級信號第一輸入端、所述第N-1級信號第二輸入端以及所述下拉點連接，用于上拉所述下拉點的電位； 上拉模塊，分別與所述高頻時鐘信號輸入端、所述第一輸出端、以及所述第二輸出端連接，并與所述上拉控制模塊共同連接于所述下拉點，用于對所述第一輸出端和所述第二輸出端的信號進行充電，以及使所述下拉點達到更高的電位； 第一下拉模塊，分別與所述第N+1級信號輸入端連接，并與所述上拉模塊共同連接于所述第一輸出端，與所述上拉控制模塊共同連接于所述下拉點，用于在所述第一輸出端的信號處于非充電狀態時，下拉所述下拉點以及所述第一輸出端的電位； 下拉控制模塊，分別與所述上拉控制模塊、所述上拉模塊連接，用于在所述下拉點的電位處于低電位時，下拉所述下拉點以及所述第一輸出端的電位； 第二下拉模塊，包括第一薄膜晶體管、第二薄膜晶體管，所述第二下拉模塊與所述第一低頻時鐘信號輸入端、所述下拉控制模塊連接，并與所述上拉控制模塊、所述上拉模塊共同連接于所述下拉點；用于使所述下拉點下拉后的電位和所述第一輸出端下拉后的電位等于預設電壓。2.根據權利要求1所述的柵極驅動電路，其特征在于， 所述第一薄膜晶體管具有第一柵極、第一源極及第一漏極;所述第二薄膜晶體管具有第二柵極、第二源極及第二漏極;所述第一柵極和第二柵極都連接所述第一低頻時鐘信號輸入端連接，所述第一源極連接所述下拉點;所述第一漏極連接所述低電平輸入端;所述第二源極連接所述第一輸出端;所述第二漏極連接所述低電平輸入端。3.根據權利要求1所述的柵極驅動電路，其特征在于， 所述上拉控制模塊包括第三薄膜晶體管，所述第三薄膜晶體管具有第三柵極、第三源極及第二漏極； 所述第三源極連接所述第N-1級信號第一輸入端，所述第三柵極連接所述第N-1級信號第二輸入端，所述第三漏極連接所述下拉點。4.根據權利要求1所述的柵極驅動電路，其特征在于， 所述上拉模塊包括第四薄膜晶體管、第五薄膜晶體管、所述第四薄膜晶體管具有第四柵極、第四源極及第四漏極;所述第五薄膜晶體管具有第五柵極、第五源極及第五漏極；所述第四柵極、所述第五柵極共同連接于所述下拉點，所述第四源極與所述第五源極共同連接于所述高頻時鐘信號輸入端，所述第四漏極連接所述第二輸出端，所述第五漏極連接所述第一輸出端。5.根據權利要求4所述的柵極驅動電路，其特征在于， 所述上拉模塊還包括電容，所述電容的一端與所述下拉點連接，所述電容的另一端與所述第一輸出端連接。6.根據權利要求1所述的柵極驅動電路，其特征在于， 所述第一下拉模塊包括第六薄膜晶體管和第七薄膜晶體管;所述第六薄膜晶體管包括第六柵極、第六源極及第六漏極;所述第七薄膜晶體管包括第七柵極、第七源極及第七漏極； 所述第六柵極和所述第七柵極都與所述第N+1級信號輸入端連接，所述第六源極連接所述下拉點，所述第六漏極連接所述低電平輸入端;所述第七源極連接所述第一輸出端，所述第七漏極連接所述低電平輸入端。7.根據權利要求1所述的柵極驅動電路，其特征在于， 所述第N級柵極驅動單元還包括第二低頻時鐘信號輸入端和第三低頻時鐘信號輸入端； 所述下拉控制模塊包括:第一下拉控制子模塊； 所述第一下拉控制子模塊包括:第八薄膜晶體管、第九薄膜晶體管、第十薄膜晶體管、第十一薄膜晶體管、第十二薄膜晶體管、第十三薄膜晶體管、 所述第八薄膜晶體管包括第八柵極、第八源極及第八漏極;所述第九薄膜晶體管包括第九柵極、第九源極及第九漏極;所述第十薄膜晶體管包括第十柵極、第十源極及第十漏極;所述第十一薄膜晶體管包括第十一柵極、第十一源極及第十一漏極;所述第十二薄膜晶體管包括第十二柵極、第十二源極及第十二漏極;所述第十三薄膜晶體管包括第十三柵極、第十三源極及第十三漏極； 所述第八柵極連接所述下拉點，所述第八源極連接所述第九漏極，所述第八漏極連接所述低電平輸入端； 所述第九柵極連接所述第二低頻時鐘信號輸入端，所述第九源極連接所述第九柵極，所述第九漏極連接所述第十柵極； 所述第十源極連接所述第九源極，所述第十漏極連接所述第十二柵極以及所述第十三柵極； 所述第十一柵極連接所述第八柵極，所述第十一源極與所述第十漏極連接，所述第十一漏極與所述低電平輸入端連接； 所述第十二源極連接所述下拉點，所述第十三源極連接所述第一輸出端，所述第十二漏極和所述第十三漏極都與所述低電平輸入端連接。8.根據權利要求1所述的柵極驅動電路，其特征在于， 所述下拉控制模塊還包括:第二下拉控制子模塊； 所述第二下拉控制子模塊包括:所述第十四薄膜晶體管、第十五薄膜晶體管、第十六薄膜晶體管、第十七薄膜晶體管、第十八薄膜晶體管、第十九薄膜晶體管； 所述第十四薄膜晶體管包括第十四柵極、第十四源極及第十四漏極;所述第十五薄膜晶體管包括第十五柵極、第十五源極及第十五漏極;所述第十六薄膜晶體管包括第十六柵極、第十六源極及第十六漏極;所述第十七薄膜晶體管包括第十七柵極、第十七源極及第十七漏極;所述第十八薄膜晶體管包括第十八柵極、第十八源極及第十八漏極;所述第十九薄膜晶體管包括第十九柵極、第十九源極及第十九漏極； 所述第十四柵極連接所述下拉點，所述第十四源極連接所述第十五漏極，所述第十四漏極連接所述低電平輸入端； 所述第十五柵極連接所述第三低頻時鐘信號輸入端，所述第十五源極連接所述第十五柵極，所述第十五漏極連接所述第十六柵極； 所述第十六源極連接所述第十五源極，所述第十六漏極連接所述第十八柵極以及所述第十九柵極； 所述第十七柵極連接所述第十四柵極，所述第十七源極與所述第十六漏極連接，所述第十七漏極與所述低電平輸入端連接； 所述第十八源極連接所述下拉點，所述第十九源極連接所述第一輸出端，所述第十八漏極和所述第十九漏極都與所述低電平輸入端連接。9.根據權利要求1所述的柵極驅動電路，其特征在于， 所述第一低頻時鐘信號輸入端輸入的信號包括第一低頻時鐘信號和第二低頻時鐘信號;所述顯示區域包括第一顯示區域和第二顯示區域； 在所述第一顯示區域的全部掃描線驅動時，該第一低頻時鐘信號為高電平;在所述第二顯示區域的全部掃描線驅動時，該第二低頻時鐘信號為高電平。10.—種液晶顯示裝置，其特征在于，包括柵極驅動電路，以及與所述柵極驅動電路連接的顯示區域； 所述柵極驅動電路包括多級連接的柵極驅動單元，其中第N級柵極驅動單元包括: 第N-1級信號第一輸入端、第N-1級信號第二輸入端、第N+1級信號輸入端、高頻時鐘信號輸入端、第一輸出端、第二輸出端、下拉點、第一低頻時鐘信號輸入端、以及低電平輸入端，其中N為大于3的正整數； 其中，所述第N-1級信號第一輸入端與第N-1級的柵極驅動單元的第一輸出端相連;所述第N-1級信號第二輸入端與第N-1級的柵極驅動單元的第二輸出端相連、所述第一輸出端與第N+1級的柵極驅動單元的第N-1級信號第一輸入端相連;所述第二輸出端與第N+1級的柵極驅動單元的第N-1級信號第二輸入端連接;所述第一輸出端，用于向所述顯示區域的第N級的掃描線提供掃描信號； 所述第N級柵極驅動單元還包括: 上拉控制模塊，分別與所述第N-1級信號第一輸入端、所述第N-1級信號第二輸入端以及所述下拉點連接，用于上拉所述下拉點的電位； 上拉模塊，分別與所述高頻時鐘信號輸入端、所述第一輸出端、以及所述第二輸出端連接，并與所述上拉控制模塊共同連接于所述下拉點，用于對所述第一輸出端和所述第二輸出端的信號進行充電，以及使所述下拉點達到更高的電位； 第一下拉模塊，分別與所述第N+1級信號輸入端連接，并與所述上拉模塊共同連接于所述第一輸出端，與所述上拉控制模塊共同連接于所述下拉點，用于在所述第一輸出端的信號處于非充電狀態時，下拉所述下拉點以及所述第一輸出端的電位； 下拉控制模塊，分別與所述上拉控制模塊、所述上拉模塊連接，用于在所述下拉點的電位處于低電位時，下拉所述下拉點以及所述第一輸出端的電位； 第二下拉模塊，包括第一薄膜晶體管、第二薄膜晶體管，所述第二下拉模塊與所述第一低頻時鐘信號輸入端、所述下拉控制模塊連接，并與所述上拉控制模塊、所述上拉模塊共同連接于所述下拉點；用于使所述下拉點下拉后的電位和所述第一輸出端下拉后的電位等于預設電壓。
【文檔編號】G09G3/36GK105957480SQ201610415545
【公開日】2016年9月21日
【申請日】2016年6月13日
【發明人】徐向陽
【申請人】深圳市華星光電技術有限公司