移位寄存器單元、柵極驅動電路及其驅動方法、顯示器件的制作方法

移位寄存器單元、柵極驅動電路及其驅動方法、顯示器件的制作方法
【專利摘要】本發明提供了一種移位寄存器單元、柵極驅動電路及其驅動方法、顯示器件；該移位寄存器單元中，設置有兩個輸出模塊，通過不同的掃描脈沖輸出端輸出對應的掃描脈沖；這樣即使將其中一個掃描脈沖設置為具有削角的掃描脈沖，仍可以使用另一個掃描脈沖對下一級移位寄存器單元進行驅動；不會降低對下一級移位寄存器單元的驅動能力。另外，本發明中設置兩個輸入模塊；能夠使得兩個輸出模塊輸出掃描脈沖的過程不會相互影響，可以進一步避免對其中一個削角的掃描脈沖對另一個掃描脈沖的影響，進而避免影響對下一級移位寄存器單元的驅動能力。
【專利說明】
移位寄存器單元、柵極驅動電路及其驅動方法、顯示器件
技術領域
[0001]本發明涉及顯示技術領域，尤其涉及一種移位寄存器單元、柵極驅動電路及其驅動方法、顯示器件。【背景技術】
[0002]G0A(Gate Driver On Array，柵極驅動電路集成到陣列基板上)是實現顯示裝置窄邊化的一種重要手段。一般的，集成到陣列基板上的柵極驅動電路由多級的移位寄存器單元組成，每一級移位寄存器單元依次在上一級移位寄存器單元輸出的掃描脈沖的驅動下輸出掃描脈沖到對應的柵線上，使得每一條柵線所連接的各個薄膜晶體管導通，從而實現對相應的像素單元的驅動過程;并且該級移位寄存器單元所輸出的掃描脈沖還會輸出到下一級移位寄存器單元中實現對下一級移位寄存器單元的驅動。
[0003]另一方面，TFT柵極在充電過程結束時從Vgh降至Vgl，在柵-源極寄生電容的影響下，像素電極的電壓隨之下降，下降的幅度與柵-源極電容的大小和Vgh(柵極高電壓)與Vgl (柵極高電壓)之間的壓差成正比。這種壓降現象會對顯示器件的顯示效果造成影響，為了提升顯示器件的顯示效果，一般需要對施加到各條柵線上的掃描脈沖的末端進行削角形成多階柵電壓。如上述所述的，由于掃描脈沖本身還要用作下一級移位寄存器單元的驅動信號，因此這樣的削角會降低該掃描脈沖對下一級移位寄存器單元的驅動能力。
【發明內容】

[0004]本發明的一個目的在于提供一種既能夠向柵線輸出削角的掃描脈沖又可以不降低對下一級移位寄存器單元的驅動能力的移位寄存器單元，以及相應的柵極驅動電路及其驅動方法、顯示器件。
[0005]第一方面，本發明提供了一種移位寄存器單元，包括:
[0006]第一輸入模塊，連接第一節點和掃描脈沖輸入端，用于在掃描脈沖輸入端為第一電平時，將第一節點置為第一電平；
[0007]第二輸入模塊，連接第二節點和掃描脈沖輸入端，用于在掃描脈沖輸入端為第一電平時，將第二節點置為第一電平；
[0008]第一輸出模塊，連接第一節點、第一掃描脈沖輸出端和第一時鐘信號端;用于在第一節點為第一電平時，將第一掃描脈沖輸出端與第一時鐘信號端導通;在第一節點懸浮時， 維持第一節點的電荷，在第一掃描脈沖輸出端懸浮時，維持第一掃描脈沖輸出端的電荷；
[0009]第二輸出模塊，連接第二節點、第二掃描脈沖輸出端和第二時鐘信號端;用于在第二節點為第一電平時，將第二掃描脈沖輸出端與第二時鐘信號端導通;在第二節點懸浮時， 維持第二節點的電荷，在第二掃描脈沖輸出端懸浮時，維持第二掃描脈沖輸出端的電荷；
[0010]第一復位模塊，連接第一節點、復位控制端和第一電壓端，用于在復位控制端為第一電平時，將第一節點與第一電壓端導通；[〇〇11]第二復位模塊，連接第一節點、第二節點、第三節點、第一掃描脈沖輸出端和第一電壓端，用于在第三節點為第一電平時，將第一節點、第二節點和第一掃描脈沖輸出端與第一電壓端導通；
[0012]第三節點控制模塊，連接第一電壓端、第二電壓端、第一節點和第三節點，用于在第一節點為第一電平時，將第三節點置為第一電壓端的電平;在第一節點為第二電平且第二電壓端為第一電平時，將第三節點置為第一電平。
[0013]進一步的，還包括:第三復位模塊，連接第一節點、第二節點、第四節點、第一掃描脈沖輸出端和第一電壓端，用于在第四節點為第一電平時，將第一節點、第二節點和第一掃描脈沖輸出端與第一電壓端導通；
[0014]第四節點控制模塊，連接第一節點、第三節點、第四節點、第一電壓端和第三電壓端，用于在第一節點和第三節點中的任一節點為第一電平時，將第四節點置為第一電壓端的電平;在第一節點和第三節點均為第二電平且第三電壓端為第一電平時，將第四節點置為第一電平。
[0015]進一步的，還包括第四復位模塊，所述第四復位模塊連接第三節點、第四節點和第一電壓端，用于在第四節點為第一電平時，將第三節點與第一電壓端導通。
[0016]進一步的，所述第一輸入模塊包括第一晶體管，所述第一晶體管的柵極連接掃描脈沖輸入端，源極和漏極中的一個連接第四電壓端，另一個連接第一節點，導通電平為第一電平。
[0017]進一步的，所述第二輸入模塊包括第二晶體管，所述第二晶體管的柵極連接掃描脈沖輸入端，源極和漏極中的一個連接掃描脈沖輸入端，另一個連接第二節點，導通電平為第一電平。
[0018]進一步的，所述第一復位模塊包括第三晶體管，所述第三晶體管的柵極連接復位控制端，源極和漏極中的一個連接第一電壓端，另一個連接第一節點，導通電平為第一電平。
[0019]進一步的，所述第二復位模塊包括第四晶體管、第五晶體管和第六晶體管；
[0020]所述第四晶體管的柵極連接第三節點，源極和漏極中的一個連接第一電壓端，另一個連接第一節點；
[0021]所述第五晶體管的柵極連接第三節點，源極和漏極中的一個連接第一電壓端，另一個連接第二節點；
[0022]所述第六晶體管的柵極連接第三節點，源極和漏極中的一個連接第一電壓端，另一個連接第一掃描脈沖輸出端；
[0023]第四晶體管、第五晶體管和第六晶體管的導通電平均為第一電平。
[0024]進一步的，所述第一輸出模塊包括第七晶體管和第一電容；
[0025]所述第七晶體管的柵極連接第一節點，源極和漏極中的一個連接第一時鐘信號端，另一個連接第一掃描脈沖輸出端，導通電平為第一電平。
[0026]進一步的，所述第二輸出模塊包括第八晶體管和第二電容；
[0027]所述第八晶體管的柵極連接第二節點，源極和漏極中的一個連接第二時鐘信號端，另一個連接第二掃描脈沖輸出端，導通電平為第一電平。
[0028]進一步的，所述第三節點控制模塊，包括第九晶體管、第十晶體管、第十一晶體管和第十二晶體管；
[0029]第九晶體管和第十晶體管的柵極連接第一節點；第九晶體管的源極和漏極中的一個連接第一電壓端，另一個連接第三節點；第十晶體管的源極和漏極中的一個連接第一電壓端，另一個連接第五節點；
[0030]第十一晶體管的柵極連接第五節點，源極和漏極中的一個連接第二電壓端，另一個連接第三節點；
[0031]第十二晶體管的柵極連接第二電壓端，源極和漏極中的一個連接第二電壓端，另一個連接第五節點；
[0032]第九晶體管、第十晶體管、第十一晶體管和第十二晶體管的導通電平均為第一電平。[〇〇33]進一步的，所述第三復位模塊包括第十三晶體管、第十四晶體管和第十五晶體管；
[0034]所述第十三晶體管的柵極連接第四節點，源極和漏極中的一個連接第一掃描脈沖輸出端，另一個連接第一電壓端，導通電平為第一電平；
[0035]所述第十四晶體管的柵極連接第四節點，源極和漏極中的一個連接第一節點，另一個連接第一電壓端，導通電平為第一電平；
[0036]所述第十五晶體管的柵極連接第四節點，源極和漏極中的一個連接第二節點，另一個連接第一電壓端；
[0037]第十三晶體管、第十四晶體管和第十五晶體管的導通電平均為第一電平。
[0038]進一步的，所述第四節點控制模塊，包括第十六晶體管、第十七晶體管、第十八晶體管、第十九晶體管和第二十晶體管；[〇〇39]所述第二十晶體管和第十六晶體管的柵極連接第三節點;第二十晶體管的源極和漏極中的一個連接第一電壓端，另一個連接第四節點；第十六晶體管的源極和漏極中的一個連接第一電壓端，另一個連接第六節點；
[0040]第十七晶體管的柵極連接第六節點，源極和漏極中的一個連接第三電壓端，另一個連接第四節點；
[0041]第十八晶體管的柵極連接第三電壓端，源極和漏極中的一個連接第三電壓端，另一個連接第四節點；
[0042]第十九晶體管的柵極連接第一節點，源極和漏極中的一個連接第一電壓端，另一個連接第四節點；
[0043]第十六晶體管、第十七晶體管、第十八晶體管、第十九晶體管和第二十晶體管的導通電平均為第一電平。
[0044]進一步的，所述第四復位模塊包括第二十一晶體管，所述第二十一晶體管的柵極連接第四節點，源極和漏極中的一個連接第三節點，另一個連接第一電壓端。
[0045]進一步的，所述第一電平為高電平，所述第二電平為低電平。
[0046]第二方面，本發明提供了一種柵極驅動電路，包括:
[0047]多個級聯的移位寄存器單元;所述移位寄存器單元為上述任一項所述的移位寄存器單元和多條驅動線；
[0048]奇數級的各個移位寄存器單元的第一時鐘信號端均連接第一驅動線，第二時鐘信號端連接第二驅動線;偶數級的各個移位寄存器單元的第一時鐘信號端連接第三驅動線， 第二時鐘信號端連接第四驅動線；
[0049]相鄰兩級的移位寄存器單元中的上一級移位寄存器單元的第二掃描脈沖輸出端連接下一級移位寄存器單元的掃描脈沖輸入端;下一級移位寄存器單元的第二掃描脈沖輸出端連接上一級移位寄存器單元的復位控制端。
[0050]第三方面，本發明提供了一種驅動上述所述的柵極驅動電路的方法，其特征在于， 包括:在各個移位寄存器單元的第一電壓端輸入第二電平直流電壓；
[0051]在第一驅動線輸入第一時鐘信號，在第二驅動線輸入第二時鐘信號;在第三驅動線輸入第三時鐘信號，在第四驅動線輸入第四時鐘信號；
[0052]在第一級移位寄存器單元的掃描脈沖輸入端輸入起始掃描脈沖;所述起始掃描脈沖的電平為第一電平；[〇〇53]其中，第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號的時鐘周期相同；其中，第一時鐘信號和第三時鐘信號中的第一電平的電壓為多階;第一時鐘信號和第三時鐘信號的占空比均為1/2,且電平狀態實時相反;第二時鐘信號和第四時鐘信號的占空比均為1/2,且電平狀態實時相反;第二時鐘信號中第一電平的起始時刻與第一時鐘信號中第一電平的起始時刻相同，第四時鐘信號中第一電平的起始時刻與第三時鐘信號中第一電平的起始時刻相同；
[0054]起始掃描脈沖的起始時刻與第三時鐘信號中的一個第一電平的起始時刻相同，結束時刻與該第一電平的結束時刻相同。
[0055]第四方面，本發明提供了一種顯示器件，包括:基底以及形成在基底上的柵極驅動電路以及多條柵線;其中，柵極驅動電路為上述所述的柵極驅動電路，每一級移位寄存器單元的第一掃描脈沖輸出端連接一條柵線。
[0056]本發明提供的移位寄存器單元中，設置有兩個輸出模塊;兩個輸出模塊分別通過不同的掃描脈沖輸出端輸出對應的掃描脈沖;這樣即使將其中一個掃描脈沖設置為具有削角的掃描脈沖，仍可以使用另一個掃描脈沖對下一級移位寄存器單元進行驅動；不會降低對下一級移位寄存器單元的驅動能力。另外，本發明中設置兩個輸入模塊;一個輸入模塊將可以將掃描脈沖傳導至第一節點，另一個輸入模塊將可以將掃描脈沖傳到至第二節點；且一個輸出模塊可以根據第一節點輸出掃描脈沖，另一個輸出模塊可以根據第二節點輸出掃描脈沖;這樣兩個輸出模塊的輸出掃描脈沖的過程不會相互影響，可以進一步避免對其中一個削角的掃描脈沖對另一個掃描脈沖的影響，進而避免影響對下一級移位寄存器單元的驅動能力。【附圖說明】
[0057]通過參考附圖會更加清楚的理解本發明的特征信息和優點，附圖是示意性的而不應理解為對本發明進行任何限制，在附圖中:[〇〇58]圖1為本發明提供的一種移位寄存器單元的結構示意圖；
[0059]圖2為本發明提供的一種柵極驅動電路的結構示意圖的結構示意圖；
[0060]圖3為對圖2中的柵極驅動電路的驅動方法中部分信號和節點的電位圖；[0061 ]圖4為本發明提供的一種移位寄存器單元的結構示意圖；
[0062]圖5為本發明提供的再一種柵極驅動電路的結構示意圖的結構示意圖；
[0063]圖6為對包含圖4中移位寄存器單元的柵極驅動電路的驅動方法中部分信號和節點的電位圖；
[0064]圖7a、圖7b和圖7c為圖4中一種移位寄存器單元的電路示意圖。【具體實施方式】
[0065]為了能夠更清楚地理解本發明的上述目的、特征和優點，下面結合附圖和【具體實施方式】對本發明進行進一步的詳細描述。需要說明的是，在不沖突的情況下，本申請的實施例及實施例中的特征可以相互組合。[〇〇66]本發明的移位寄存器單元的一種結構可以參見圖1，該移位寄存器單元SR包括如下結構:[〇〇67]第一輸入模塊10，連接第一節點N1和掃描脈沖輸入端INPUT，用于在掃描脈沖輸入端INPUT為第一電平時，將第一節點N1置為第一電平；[〇〇68]第二輸入模塊20，連接第二節點N2和掃描脈沖輸入端INPUT，用于在掃描脈沖輸入端INPUT為第一電平時，將第二節點N2置為第一電平；[〇〇69]第一輸出模塊30,連接第一節點N1、第一掃描脈沖輸出端0UTPUT1和第一時鐘信號端CLK;用于在第一節點N1為第一電平時，將第一掃描脈沖輸出端0UTPUT1與第一時鐘信號端CLK導通;在第一節點N1懸浮時，維持第一節點N1的電荷，在第一掃描脈沖輸出端0UTPUT1 懸浮(f loat ing)時，維持第一掃描脈沖輸出端0UTPUT1的電荷；
[0070]第二輸出模塊40,連接第二節點N2、第二掃描脈沖輸出端0UTPUT2和第二時鐘信號端CLK_L;用于在第二節點N2為第一電平時，將第二掃描脈沖輸出端0UTPUT2與第二時鐘信號端CLK_L導通；在第二節點N2懸浮時，維持第二節點N2的電荷，在第二掃描脈沖輸出端 0UTPUT2懸浮時，維持第二掃描脈沖輸出端0UTPUT2的電荷；
[0071]第一復位模塊50，連接第一節點N1、復位控制端RESET和第一電壓端VI，用于在復位控制端RESET為第一電平時，將第一節點N1與第一電壓端VSS導通；[〇〇72]第二復位模塊60,連接第一節點N1、第二節點N2、第三節點N4、第一掃描脈沖輸出端0UTPUT1和第一電壓端VSS，用于在第三節點N3為第一電平時，將第一節點N1、第二節點N2 和第一掃描脈沖輸出端0UTPUT1與第一電壓端VSS導通；[〇〇73]第三節點控制模塊70,連接第一電壓端VSS、第二電壓端GCH_o、第一節點N1和第三節點N3，用于在第一節點N1為第一電平時，將第三節點N3置為第一電壓端VSS的電平;在第一節點N1為第二電平且第二電壓端GCH_e為第一電平時，將第三節點N3置為第一電平。 [〇〇74]包含圖1中的移位寄存器單元的柵極驅動電路G0A可以參考圖2，包括N級(假設N為偶數)的移位寄存器單元;為了便于區分，將其中的第m級移位寄存器單元稱為SR(m);參見圖2，對于任意兩級相鄰的移位寄存器單元，比如第一級移位寄存器單元SR(1)和第二級移位寄存器單元SR(2);其中上一級移位寄存器單元SR(1)的第二掃描脈沖輸出端0UTPUT2連接下一級移位寄存器單元SR(2)的掃描脈沖輸入端INPUT;下一級移位寄存器單元SR(2)的第二掃描脈沖輸出端0UTPUT2連接上一級移位寄存器單元SR( 1)的復位控制端RESET;另外， 各個奇數級的移位寄存器單元，比如第一級移位寄存器單元SR(1)和倒數第二級移位寄存器單元SR(N-l)的第一時鐘信號端CLK均相連，均連接第一時鐘信號線CLK1，第二時鐘信號端CLK_L&均相連，均連接第二時鐘信號線CLK2;而各個偶數級的移位寄存器單元，比如第一級移位寄存器單元SR(2)和倒數第二級移位寄存器單元SR(N)的第一時鐘信號端CLK均相連，均連接第三時鐘信號線CLK3,第二時鐘信號端CLK_L&均相連，均連接第四時鐘信號線 CLK4〇
[0075]本發明提供的移位寄存器單元及柵極驅動電路，可以輸出兩個相對獨立的脈沖， 從而可以使用另一個掃描脈沖對下一級移位寄存器單元進行驅動;不會降低對下一級移位寄存器單元的驅動能力。另外，兩個輸出模塊的輸出掃描脈沖的過程不會相互影響，可以進一步避免對其中一個削角的掃描脈沖對另一個掃描脈沖的影響，進而避免影響對下一級移位寄存器單元的驅動能力。
[0076]下面結合圖3對圖2示出的柵極驅動電路的其中一種驅動方法以及其實現其功能的原理進行說明。參見圖3,假設這里的第一電平為高電平，則相應的第二電平為低電平。該方法可以具體包括:
[0077]在各個移位寄存器單元的第一電壓端輸入第二電平直流電壓；
[0078]在各個移位寄存器單元的第二電壓端GCH_o輸入第一電平直流電壓；[〇〇79]在第一驅動線CLK1輸入第一時鐘信號CLK1 (為了便于描述，將在每一驅動線上輸入的時鐘信號與該驅動線采用相同的符號表示)，在第二驅動線CLK2輸入第二時鐘信號 CLK2;在第三驅動線CLK3輸入第三時鐘信號CLK3,在第四驅動線CLK4輸入第四時鐘信號 CLK4；
[0080]在第一級移位寄存器單元SR(1)的掃描脈沖輸入端INPUT輸入起始掃描脈沖STV; 所述起始掃描脈沖STV的電平為第一電平；
[0081]其中，第一時鐘信號CLK1、第二時鐘信號CLK2、第三時鐘信號CLK3和第四時鐘信號 CLK4的時鐘周期相同；其中，第一時鐘信號CLK1和第三時鐘信號CLK3中的第一電平的電壓為多階，第二時鐘信號CLK2和第四時鐘信號CLK4中的第一電平的電壓為恒定值;第一時鐘信號CLK1和第三時鐘信號CLK3的占空比均為1/2,且電平狀態實時相反;第二時鐘信號CLK2 和第四時鐘信號CLK4的占空比均為1/2，且電平狀態實時相反;第二時鐘信號CLK2中第一電平的起始時刻與第一時鐘信號CLK1中第一電平的起始時刻相同，第四時鐘信號CLK4中第一電平的起始時刻與第三時鐘信號CLK3中第一電平的起始時刻相同；
[0082]起始掃描脈沖STV的起始時刻與第三時鐘信號CLK3中的一個第一電平的起始時刻相同，結束時刻與該第一電平的結束時刻相同。[〇〇83]參見圖3,對于第一級移位寄存器單元SR(1)，在第一階段S1，起始掃描脈沖STV為第一電平，則此時第一輸入模塊10和第二輸入模塊20分別將第一節點N1和第二節點N2置為第一電平，此時第一時鐘信號端CLK與第一掃描脈沖輸出端0UTPUT1導通，第二時鐘信號端 CLKJJ^第二掃描脈沖輸出端0UTPUT2導通；由于此時第一時鐘信號端CLK所連接的驅動線 CLK1和以及第二時鐘信號端CLK_U^連接的驅動線CLK2均為第二電平，則第一掃描脈沖輸入端0UTPUT1和第二掃描脈沖輸出端0UTPUT2均為第二電平；另外由于第一級移位寄存器單元SR(1)的復位控制端RESET連接的第二級移位寄存器單元SR( 2)的第二掃描脈沖輸出端 0UTPUT2為第二電平，則此時第一級移位寄存器單元SR(1)的復位控制端RESET為第二電平； 另外，對于第一級移位寄存器單元SR(1)，由于第一節點N1為第一電平，則第二復位模塊60 使得第三節點N3的電平與第一電壓端VSS的電平保持一致，為第二電平；[〇〇84]同樣參見圖3,對于第一級移位寄存器單元SR(1)，在第二階段S2,節點N1和N2繼續維持為第一電平;第一時鐘信號端CLK與第一掃描脈沖輸出端0UTPUT1繼續導通，第二時鐘信號端〇^_8與第二掃描脈沖輸出端0UTPUT2繼續導通;第一驅動線CLK1和第二驅動線CLK2 均為第一電平，相應的第一時鐘信號端CLK和第二時鐘信號端CLK_L也均為第一電平;使得第一掃描脈沖輸出端0UTPUT1和第二掃描脈沖輸出端0UTPUT2開始輸出第一電平的掃描脈沖；且在該階段，第一掃描脈沖輸出端OUTPUT 1所輸出的掃描脈沖的波形與第一時鐘信號 CLK1保持一致，均為兩階電壓;第二掃描脈沖輸出端0UTPUT2所輸出的掃描脈沖的波形與第二時鐘信號CLK2保持一致，其中的電壓為恒定值;另外，第一級移位寄存器單元SR(1)中，復位控制端RESET維持為第二電平，第三節點N3也維持為第二電平；[〇〇85]在第二階段S2,對于第二級移位寄存器單元SR(2)，且各個端子(包括兩個時鐘信號端CLK和CLK_B、掃描脈沖輸入端INPUT和復位控制端RESET)與第一級移位寄存器單元SR (1)在第一階段S1所被輸入的信號的情況一致，因此第二級移位寄存器單元SR(2)中各個節點以及掃描脈沖輸出端的電位情況與第一級移位寄存器單元SR(1)在第一階段S1的電位情況完全一致，在此不再詳細說明。[〇〇86]在第三階段S3，對于第二級移位寄存器單元SR( 2 )，且各個端子(包括兩個時鐘信號端CLK和CLK_B、掃描脈沖輸入端INPUT和復位控制端RESET)與第一級移位寄存器單元SR (1)在第二階段S2所被輸入的信號的情況一致，因此也通過第一掃描脈沖輸出端0UTPUT1和第二掃描脈沖輸出端0UTPUT2輸出對應的掃描脈沖；[〇〇87]在第三階段S3,對于第一級移位寄存器單元SR(1)，其復位控制端RESET所連接的第二級移位寄存器單元SR(2)的第二掃描脈沖輸出端0UTPUT2為第一電平，則此時第一復位模塊50將第一節點N1與第一電壓端VSS導通，將第一節點N置為第二電平;這樣進一步導致第三節點控制模塊70將第三節點N3置為第二電壓端GCH_e的電平，即第一電平;而第三節點 N3被置為第一電平，又會進一步導致第一節點N1、第二節點N2與第一電壓端VSS導通，實現了對第一節點和第二節點N2的復位，并進一步保證第一節點N1維持為第二電平;在該階段之后，直至第一級移位寄存器單元SR( 1)的掃描脈沖輸入端INHJT再次被置為第一電平之前，第一級移位寄存器單元SR(1)中的第一節點N1均維持為第二電平，相應的第二節點N1、 第三節點N3也均維持為第一電平；[〇〇88]在第四階段S4，對于第二級移位寄存器單元SR( 2 )，且各個端子(包括兩個時鐘信號端CLK和CLK_B、掃描脈沖輸入端INPUT和復位控制端RESET以及第一掃描脈沖輸出端 0UTPUT1和第二掃描脈沖輸出端0UTPUT2)與第一級移位寄存器單元SR(1)在第三階段S3的情況一致，在此不再說明。
[0089]從上述的驅動過程不難看出，對于相鄰兩級的移位寄存器單元來說，后一級移位寄存器單元的各個端子在當前階段所接收到的信號的狀態與上一級移位寄存器單元的各個端子在上一階段所接收到的信號的電位狀態完全一致，這樣按照上述的描述可以得知， 各級移位寄存器單元會依次輸出多個掃描脈沖。
[0090]需要指出的是，圖3中示出的驅動方法僅是圖2中提供的柵極驅動電路的一種可能的驅動方法，在實際應用中，相應的驅動方法不限于圖3中示出的形式。[0091 ]在具體實施時，除了圖1中示出的移位寄存器單元所示出的基本結構之外，本發明提供的移位寄存器單元還可以包含其他結構，以進一步提升性能，參見圖4,為另一實施例提供的移位寄存器單元的結構示意圖；除了圖1中示出的各個模塊之外，還包括第三復位模塊80、第四節點控制模塊90;第四復位模塊100;
[0092]其中，第三復位模塊80,連接第一節點N1、第四節點N4、第一掃描脈沖輸出端 0UTPUT1和第一電壓端VSS，用于在第四節點N4為第一電平時，將第一節點N1和第一掃描脈沖輸出端與第一電壓端VSS導通；
[0093]第四節點控制模塊90,連接第一節點N1、第三節點N3、第四節點N4、第一電壓端VSS 和第三電壓端GCH_0,用于在第一節點N1和第三節點N3中的任一節點為第一電平時，將第四節點N4置為第一電壓端VSS的電平;在第一節點N1和第三節點N3均為第二電平且第三電壓端為第一電平時，將第四節點N4置為第一電平。[〇〇94]設置第三復位模塊80和第四節點控制模塊90的好處是，能夠通過第三復位模塊80 和第二復位模塊60交替的對第一節點N1、第二節點N2以及第一掃描脈沖輸出端0UTPUT1進行持續的復位，避免長時間對第三復位模塊80施加用于使第三復位模塊80對第一節點N1、 第二節點N2以及第一掃描脈沖輸出端0UTPUT1進行復位的信號，避免第三復位模塊80的性能降低。
[0095]包含圖4中的移位寄存器單元的柵極驅動電路的結構示意圖可以參見圖5,與圖2 不同的是，各個移位寄存器單元SR還具有第三電壓端GCH_e;各個移位寄存器單元SR的第三電壓端GCH_e相互連接。
[0096]下面結合附圖6對包含圖5的柵極驅動電路的一種驅動方法以及其工作原理進行說明。圖6中，同樣假設第一電平為高電平，第二電平為低電平;參見圖6與圖3中示出的不同的是，該方法中，在第二電壓端GCH_e和第三電壓端GCH_o交替的施加第一電平;這樣在第一節點N1被置為低電平之后，當第二電壓端GCH_e為第一電平時，第三節點N3為第一電平，使得第二復位模塊60開啟復位功能，對第一節點N1、第二節點N2以及第一掃描脈沖輸出端 0UTPUT1進行復位；當第二電壓端GCH_e為第二電平時，第三節點N3為第二電平，此時第四節點控制模塊90將第四節點N4置為第三電壓端GCH_o的電平，即為第一電平;從而使得第三復位模塊80開啟復位功能，對第一節點N1、第二節點N2以及第一掃描脈沖輸出端0UTPUT1進行復位。這樣就實現了交替的通過第三復位模塊80和第二復位模塊60對第一節點N1、第二節點N2以及第一掃描脈沖輸出端0UTPUI1進行復位的功能。[〇〇97]從上述的描述可以得知，就為了實現交替的通過第三復位模塊80和第二復位模塊 60實現復位的功能而言，這里的第四復位模塊100并不是必須設置的結構。[〇〇98]第四復位模塊100,連接第三節點N3、第四節點N4和第一電壓端VSS，用于在第四節點N4為第一電平時，將第三節點N3與第一電壓端VSS導通。[〇〇99]設置第四復位模塊100的好處是能夠第四節點N4為第一電平時，將第三節點N3被置為第二電平，從而更好的關閉第二復位模塊60的復位功能。
[0100]從上述的描述可以得知，在能夠實現對應的功能的前提下，各個功能模塊具體如何設計不會影響本發明的保護范圍。下面對各個功能模塊的一些可選的方式進行進一步的說明。[0101 ]在具體實施時，參見圖7a，第一輸入模塊10可以具體包括:第一晶體管T1，第一晶體管T1的柵極連接掃描脈沖輸入端INPUT，源極和漏極中的一個連接第四電壓端VDD，另一個連接第一節點N1，導通電平為第一電平。
[0102]這樣可以通過在第四電壓端VDD上持續的第一電平直流電壓，使得當掃描脈沖輸入端INPUT被施加第一電平時，會導致第一晶體管T1導通，將第一節點N1的電平置為第四電壓端VDD的電平，即第一電平，從而實現了上述的第一輸入模塊10的功能。
[0103]在具體實施時，參見圖7a，第二輸入模塊20可以具體包括第二晶體管T2，第二晶體管T2的柵極連接掃描脈沖輸入端INPUT，源極和漏極中的一個連接掃描脈沖輸入端INPUT， 另一個連接第二節點N2,導通電平為第一電平。[〇1〇4]這樣，當掃描脈沖輸入端INPUT被施加第一電平時，會導致第二晶體管T2導通，將第二節點N2的電平置為掃描脈沖輸入端INPUT的電平，即第一電平，從而實現了上述的第二輸入模塊20的功能。[〇1〇5]在具體實施時，參見圖7a，第一復位模塊50可以包括第三晶體管T3,第三晶體管T3 的柵極連接復位控制端RESET，源極和漏極中的一個連接第一電壓端VSS，另一個連接第一節點N1，導通電平為第一電平。
[0106]這樣當復位控制端RESET被施加第一電平時，會導致第三晶體管T3導通，將第一節點N1的電平置為第一電壓端VSS(可以在第二電壓端VSS施加第二電平的直流電壓)的電平， 即第二電平，從而實現了上述的第一復位模塊30的功能。[〇1〇7]在具體實施時，參見圖7b，第二復位模塊60可以具體包括第四晶體管T4、第五晶體管T5和第六晶體管T6;[〇1〇8]第四晶體管T4的柵極連接第三節點N3,源極和漏極中的一個連接第一電壓端VSS， 另一個連接第一節點N1;[〇1〇9]第五晶體管T5的柵極連接第三節點N3,源極和漏極中的一個連接第一電壓端VSS， 另一個連接第二節點N2;
[0110]第六晶體管T6的柵極連接第三節點N3,源極和漏極中的一個連接第一電壓端VSS， 另一個連接第一掃描脈沖輸出端0UTPUT1;
[0111]第四晶體管T4、第五晶體管T5和第六晶體管T6的導通電平均為第一電平。[〇112]這樣，當第三節點N3為第一電平時，第四晶體管T4、第五晶體管T5和第六晶體管T6 均導通，分別將第一節點N1、第二節點N2和第一掃描脈沖輸出端0UTPUT1置為第二電平;完成對三個節點的復位，實現了上述的第二復位模塊60的功能。
[0113]在具體實施時，參見圖7a，第一輸出模塊30可以具體包括第七晶體管T7和第一電容C1;
[0114]第七晶體管T7的柵極連接第一節點N1，源極和漏極中的一個連接第一時鐘信號端 CLK，另一個連接第一掃描脈沖輸出端0UTPUT1，導通電平為第一電平。
[0115]這樣當第一節點N1為第一電平時，會導致第七晶體管T7導通，將第一掃描脈沖輸出端0UTPUT1與第一時鐘信號端CLK導通，實現了上述的第一輸出模塊30的功能。[〇116]在具體實施時，參見圖7a，第二輸出模塊40可以具體包括第八晶體管T8和第二電容C2;
[0117]第八晶體管T8的柵極連接第二節點N2,源極和漏極中的一個連接第二時鐘信號端 CLK_L，另一個連接第二掃描脈沖輸出端0UTPUT2，導通電平為第一電平。
[0118]這樣當第二節點N2為第一電平時，會導致第八晶體管T8導通，將第二掃描脈沖輸出端0UTPUT2與第二時鐘信號端CLK_L導通，實現了上述的第二輸出模塊40的功能。[〇119]在具體實施時，參見圖7a，第三節點控制模塊70可以具體包括第九晶體管T9、第十晶體管T10、第^^一晶體管T11和第十二晶體管T12;
[0120]第九晶體管T9和第十晶體管T10的柵極連接第一節點N1;第九晶體管T9的源極和漏極中的一個連接第一電壓端VSS，另一個連接第三節點N3;第十晶體管T10的源極和漏極中的一個連接第一電壓端VSS，另一個連接第五節點N5;
[0121]第十一晶體管T11的柵極連接第五節點N5,源極和漏極中的一個連接第二電壓端 GCH_e，另一個連接第三節點N3;
[0122]第十二晶體管的柵極連接第二電壓端GCH_e，源極和漏極中的一個連接第二電壓端GCH_e，另一個連接第五節點N5;
[0123]第九晶體管T9、第十晶體管T10、第^^一晶體管T11和第十二晶體管T12。
[0124]這樣當第一節點N1為第一電平時，第九晶體管T9和第十晶體管T10均導通，將第五節點N5和第三節點N3都與第一電壓端VSS導通，使得第三節點N3被置為第二電平；當第一節點N1為第二電平時，第九晶體管T9和第十晶體管T10均關斷，此時由于第十二晶體管T12導通，會將第五節點N5置為第二電壓端GCH_e的電平(此時可以在第二電壓端GCH_e上施加第一電平)，使得第五節點N5被置為第一電平，進而使得第十一晶體管T11導通，將第三節點N3 置為第一電平。這樣就實現了上述的第三節點控制模塊70的功能
[0125]參見圖7c，在具體實施時，第三復位模塊80可以具體包括第十三晶體管T13、第十四晶體管114和第十五晶體管T15;
[0126]第十三晶體管T13的柵極連接第四節點N4，源極和漏極中的一個連接第一掃描脈沖輸出端0UTPUT1，另一個連接第一電壓端VSS，導通電平為第一電平；
[0127]第十四晶體管的柵極連接第四節點N4,源極和漏極中的一個連接第一節點N1，另一個連接第一電壓端VSS，導通電平為第一電平；
[0128]第十五晶體管的柵極連接第四節點，源極和漏極中的一個連接第二節點N2,另一個連接第一電壓端VSS。
[0129]當第四節點M為第一電平時，第十三晶體管T13、第十四晶體管T14和第十五晶體管T15均導通，將第一節點N1、第二節點N2和第一掃描脈沖輸出端0UTPUT1與第一電壓端VSS 導通，使得三個節點被置為第二電平，這樣就實現了上述的第三復位模塊80的功能。[〇13〇]參見圖7a，在具體實施時，第四節點控制模塊90，可以具體包括第十六晶體管T16、 第十七晶體管T17、第十八晶體管T18、第十九晶體管T19和第二十晶體管T20;[〇131]第二十晶體管T20和第十六晶體管T16的柵極連接第三節點N3;第二十晶體管T20 的源極和漏極中的一個連接第一電壓端VSS，另一個連接第四節點N4;第十六晶體管T16的源極和漏極中的一個連接第一電壓端VSS，另一個連接第六節點N6;
[0132]第十七晶體管的柵極連接第六節點N6,源極和漏極中的一個連接第三電壓端GCH_ 〇，另一個連接第四節點N4;
[0133]第十八晶體管T18的柵極連接第三電壓端GCH_o,源極和漏極中的一個連接第三電壓端GCH_o，另一個連接第四節點N4;
[0134]第十九晶體管T19的柵極連接第一節點N1，源極和漏極中的一個連接第一電壓端 VSS，另一個連接第四節點N4;
[0135]第十六晶體管T16、第十七晶體管T17、第十八晶體管T18、第十九晶體管T19和第二十晶體管T20的導通電平均為第一電平。
[0136]這樣當第一節點N1為第一電平時，第十九晶體管T19導通，將第四節點N4與第一電壓端VSS導通，使得第四節點N4被置為第二電平；而當第三節點N3為第一電平時，第二十晶體管T20和第十六晶體管T16均導通，使得第六節點N6和第四節點N4都被置為第一電平；當第一節點N1和第三節點N3均為第二電平時，第二十晶體管T20和第十六晶體管T16以及第十九晶體管T19均關斷;此時第十七晶體管T17導通(在具體實施時，此時可以在GCH_o上施加第一電平)，使得第六節點N6被置為第一電平，進而導致第十八晶體管T18導通，將第四節點 N4置為第一電平。這樣就實現了上述的第四節點控制模塊90的功能。
[0137]在具體實施時，參見圖7,第四復位模塊100可以具體包括第二十一晶體管T21，第二i^一晶體管T21的柵極連接第四節點N4，源極和漏極中的一個連接第三節點N3，另一個連接第一電壓端VSS。
[0138]這樣，當第四節點N4為第一電平時，會使得，將第二^^一晶體管T21導通，將第三節點N3與第一電壓端VSS導通，被置為第二電平。這樣具實現了第四復位模塊100的功能。
[0139]在上述所列舉的各個模塊的【具體實施方式】中，各個模塊所包含的晶體管均為導通電是第一電平的晶體管，這樣可以通過相同的工藝制作，能夠降低制作難度。[〇14〇]再一方面，本發明還提供了一種顯示器件，包括基底以及形成在基底上的柵極驅動電路以及多條柵線;其中，柵極驅動電路為上述任一項所述的柵極驅動電路，每一級移位寄存器單元的第一掃描脈沖輸出端連接一條柵線。
[0141]這里的顯示器件可以為:電子紙、手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。
[0142]在此處所提供的說明書中，說明了大量具體細節。然而，能夠理解，本發明的實施例可以在沒有這些具體細節的情況下實踐。在一些實例中，并未詳細示出公知的方法、結構和技術，以便不模糊對本說明書的理解。
[0143]最后應說明的是:以上實施例僅用以說明本發明的技術方案，而非對其限制;盡管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換； 而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的精神和范圍。
【主權項】
1.一種移位寄存器單元，其特征在于，包括:第一輸入模塊，連接第一節點和掃描脈沖輸入端，用于在掃描脈沖輸入端為第一電平 時，將第一節點置為第一電平；第二輸入模塊，連接第二節點和掃描脈沖輸入端，用于在掃描脈沖輸入端為第一電平 時，將第二節點置為第一電平；第一輸出模塊，連接第一節點、第一掃描脈沖輸出端和第一時鐘信號端；用于在第一節 點為第一電平時，將第一掃描脈沖輸出端與第一時鐘信號端導通;在第一節點懸浮時，維持 第一節點的電荷，在第一掃描脈沖輸出端懸浮時，維持第一掃描脈沖輸出端的電荷；第二輸出模塊，連接第二節點、第二掃描脈沖輸出端和第二時鐘信號端；用于在第二節 點為第一電平時，將第二掃描脈沖輸出端與第二時鐘信號端導通;在第二節點懸浮時，維持 第二節點的電荷，在第二掃描脈沖輸出端懸浮時，維持第二掃描脈沖輸出端的電荷；第一復位模塊，連接第一節點、復位控制端和第一電壓端，用于在復位控制端為第一電 平時，將第一節點與第一電壓端導通；第二復位模塊，連接第一節點、第二節點、第三節點、第一掃描脈沖輸出端和第一電壓 端，用于在第三節點為第一電平時，將第一節點、第二節點和第一掃描脈沖輸出端與第一電 壓端導通；第三節點控制模塊，連接第一電壓端、第二電壓端、第一節點和第三節點，用于在第一 節點為第一電平時，將第三節點置為第一電壓端的電平;在第一節點為第二電平且第二電 壓端為第一電平時，將第三節點置為第一電平。2.根據權利要求1所述的移位寄存器單元，其特征在于，還包括:第三復位模塊，連接第 一節點、第二節點、第四節點、第一掃描脈沖輸出端和第一電壓端，用于在第四節點為第一 電平時，將第一節點、第二節點和第一掃描脈沖輸出端與第一電壓端導通；第四節點控制模塊，連接第一節點、第三節點、第四節點、第一電壓端和第三電壓端，用 于在第一節點和第三節點中的任一節點為第一電平時，將第四節點置為第一電壓端的電 平;在第一節點和第三節點均為第二電平且第三電壓端為第一電平時，將第四節點置為第 一電平。3.根據權利要求2所述的移位寄存器單元，其特征在于，還包括第四復位模塊，所述第 四復位模塊連接第三節點、第四節點和第一電壓端，用于在第四節點為第一電平時，將第三 節點與第一電壓端導通。4.根據權利要求1所述的移位寄存器單元，其特征在于，所述第一輸入模塊包括第一晶 體管，所述第一晶體管的柵極連接掃描脈沖輸入端，源極和漏極中的一個連接第四電壓端， 另一個連接第一節點，導通電平為第一電平。5.根據權利要求1所述的移位寄存器單元，其特征在于，所述第二輸入模塊包括第二晶 體管，所述第二晶體管的柵極連接掃描脈沖輸入端，源極和漏極中的一個連接掃描脈沖輸 入端，另一個連接第二節點，導通電平為第一電平。6.根據權利要求1所述的移位寄存器單元，其特征在于，所述第一復位模塊包括第三晶 體管，所述第三晶體管的柵極連接復位控制端，源極和漏極中的一個連接第一電壓端，另一 個連接第一節點，導通電平為第一電平。7.根據權利要求1所述的移位寄存器單元，其特征在于，所述第二復位模塊包括第四晶體管、第五晶體管和第六晶體管；所述第四晶體管的柵極連接第三節點，源極和漏極中的一個連接第一電壓端，另一個 連接第一節點；所述第五晶體管的柵極連接第三節點，源極和漏極中的一個連接第一電壓端，另一個 連接第二節點；所述第六晶體管的柵極連接第三節點，源極和漏極中的一個連接第一電壓端，另一個 連接第一掃描脈沖輸出端；第四晶體管、第五晶體管和第六晶體管的導通電平均為第一電平。8.根據權利要求1所述的移位寄存器單元，其特征在于，所述第一輸出模塊包括第七晶 體管和第一電容；所述第七晶體管的柵極連接第一節點，源極和漏極中的一個連接第一時鐘信號端，另 一個連接第一掃描脈沖輸出端，導通電平為第一電平。9.根據權利要求1所述的移位寄存器單元，其特征在于，所述第二輸出模塊包括第八晶 體管和第二電容；所述第八晶體管的柵極連接第二節點，源極和漏極中的一個連接第二時鐘信號端，另 一個連接第二掃描脈沖輸出端，導通電平為第一電平。10.根據權利要求1所述的移位寄存器單元，其特征在于，所述第三節點控制模塊，包括 第九晶體管、第十晶體管、第十一晶體管和第十二晶體管；第九晶體管和第十晶體管的柵極連接第一節點；第九晶體管的源極和漏極中的一個連 接第一電壓端，另一個連接第三節點；第十晶體管的源極和漏極中的一個連接第一電壓端， 另一個連接第五節點；第十一晶體管的柵極連接第五節點，源極和漏極中的一個連接第二電壓端，另一個連 接第三節點；第十二晶體管的柵極連接第二電壓端，源極和漏極中的一個連接第二電壓端，另一個 連接第五節點；第九晶體管、第十晶體管、第十一晶體管和第十二晶體管的導通電平均為第一電平。11.如權利要求2所述的移位寄存器單元，其特征在于，所述第三復位模塊包括第十三 晶體管、第十四晶體管和第十五晶體管；所述第十三晶體管的柵極連接第四節點，源極和漏極中的一個連接第一掃描脈沖輸出 端，另一個連接第一電壓端，導通電平為第一電平；所述第十四晶體管的柵極連接第四節點，源極和漏極中的一個連接第一節點，另一個 連接第一電壓端，導通電平為第一電平；所述第十五晶體管的柵極連接第四節點，源極和漏極中的一個連接第二節點，另一個 連接第一電壓端；第十三晶體管、第十四晶體管和第十五晶體管的導通電平均為第一電平。12.如權利要求2所述的移位寄存器單元，其特征在于，所述第四節點控制模塊，包括第 十六晶體管、第十七晶體管、第十八晶體管、第十九晶體管和第二十晶體管；所述第二十晶體管和第十六晶體管的柵極連接第三節點；第二十晶體管的源極和漏極 中的一個連接第一電壓端，另一個連接第四節點；第十六晶體管的源極和漏極中的一個連接第一電壓端，另一個連接第六節點；第十七晶體管的柵極連接第六節點，源極和漏極中的一個連接第三電壓端，另一個連 接第四節點；第十八晶體管的柵極連接第三電壓端，源極和漏極中的一個連接第三電壓端，另一個 連接第四節點；第十九晶體管的柵極連接第一節點，源極和漏極中的一個連接第一電壓端，另一個連 接第四節點；第十六晶體管、第十七晶體管、第十八晶體管、第十九晶體管和第二十晶體管的導通電 平均為第一電平。13.如權利要求3所述的移位寄存器單元，其特征在于，所述第四復位模塊包括第二十 一晶體管，所述第二十一晶體管的柵極連接第四節點，源極和漏極中的一個連接第三節點， 另一個連接第一電壓端。14.如權利要求1-13任一項所述的移位寄存器單元，其特征在于，所述第一電平為高電 平，所述第二電平為低電平。15.—種柵極驅動電路，其特征在于，包括:多個級聯的移位寄存器單元;所述移位寄存器單元為如權利要求1-14任一項所述的移 位寄存器單元和多條驅動線；奇數級的各個移位寄存器單元的第一時鐘信號端均連接第一驅動線，第二時鐘信號端 連接第二驅動線;偶數級的各個移位寄存器單元的第一時鐘信號端連接第三驅動線，第二 時鐘信號端連接第四驅動線；相鄰兩級的移位寄存器單元中的上一級移位寄存器單元的第二掃描脈沖輸出端連接 下一級移位寄存器單元的掃描脈沖輸入端;下一級移位寄存器單元的第二掃描脈沖輸出端 連接上一級移位寄存器單元的復位控制端。16.—種驅動如權利要求15所述的柵極驅動電路的方法，其特征在于，包括:在各個移 位寄存器單元的第一電壓端輸入第二電平直流電壓；在第一驅動線輸入第一時鐘信號，在第二驅動線輸入第二時鐘信號；在第三驅動線輸 入第三時鐘信號，在第四驅動線輸入第四時鐘信號；在第一級移位寄存器單元的掃描脈沖輸入端輸入起始掃描脈沖;所述起始掃描脈沖的 電平為第一電平；其中，第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號的時鐘周期相同； 其中，第一時鐘信號和第三時鐘信號中的第一電平的電壓為多階;第一時鐘信號和第三時 鐘信號的占空比均為1/2,且電平狀態實時相反;第二時鐘信號和第四時鐘信號的占空比均 為1/2,且電平狀態實時相反;第二時鐘信號中第一電平的起始時刻與第一時鐘信號中第一 電平的起始時刻相同，第四時鐘信號中第一電平的起始時刻與第三時鐘信號中第一電平的 起始時刻相同；起始掃描脈沖的起始時刻與第三時鐘信號中的一個第一電平的起始時刻相同，結束時 刻與該第一電平的結束時刻相同。17.—種顯示器件，其特征在于，包括:基底以及形成在基底上的柵極驅動電路以及多 條柵線;其中，柵極驅動電路為如權利要求15所述的柵極驅動電路，每一級移位寄存器單元的第一掃描脈沖輸出端連接一條柵線。
【文檔編號】G09G3/20GK105957470SQ201610534144
【公開日】2016年9月21日
【申請日】2016年7月7日
【發明人】王梓軒
【申請人】京東方科技集團股份有限公司, 合肥鑫晟光電科技有限公司