硅基微顯示器集成異步傳輸移位寄存器電路及實現方法
【專利摘要】一種硅基微顯示器集成異步傳輸移位寄存器電路及實現方法。該集成異步傳輸移位寄存器電路（由MxN個數據移位傳輸單元電路組成，M和N分別代表列分辨率和行分辨率），可用于硅基液晶微顯示器（LCoS）、硅基OLED微顯示器（OLEDoS）和其他硅基微顯示器件等領域，用于硅基微顯示器的行掃描移位寄存器和列掃描移位寄存器。其中每一個數據移位傳輸單元電路由D觸發器、二反相輸入或門、二輸入或非門、傳輸門TGA和傳輸門TGB組成。本發明提供的異步傳輸移位寄存器電路，每一個單元都在輸入數據到來后啟動雙向工作時鐘，而在本級數據輸出變為低電平以后關閉雙向工作時鐘，從而能夠有效降低掃描移位寄存器電路的動態功耗。
【專利說明】硅基微顯示器集成異步傳輸移位寄存器電路及實現方法
【技術領域】
[0001]本發明涉及平板顯示技術、頭盔顯示技術和智能視頻眼鏡等領域，特別涉及到一種硅基液晶微顯示器件、硅基有機發光微顯示器件的結構及其實現方法。
【背景技術】
[0002]硅基微顯示技術是近年來發展的一種新型顯示技術，包括硅基液晶LCoS和硅基有機發光器件OLEDoS，是利用大規模集成電路工藝在硅片上制備的微尺寸高分辨率顯示器，在可穿戴電子設備、虛擬現實、視頻眼鏡、微投影顯示器等便攜移動信息顯示領域具有非常廣泛的應用。
[0003]硅基微顯示器與傳統的平板顯示器一樣，顯示像素成矩陣分布，采用逐行逐列有源尋址的掃描結構來驅動像素進行信息顯示，在這種結構中，為了實現逐行逐列掃描，根據顯示器的分辨率設置了行移位寄存器和列移位寄存器。現行的行移位寄存器和列移位寄存器采用了串入并出的工作機制，行移位寄存器的并行輸出端每次只有一級輸出高電平，驅動對應的一行像素的門級，用以將圖像數據寫入該行的像素電路中。同樣的原理，列移位寄存器的并行輸出端每次只有一級輸出高電平，驅動對應的列像素的數據線，從而完成一個像素上顯示數據的寫入。在這種掃描過程中，每一個時鐘周期，雖然M級或N級的移位寄存器都只有一個單元電路輸出高電平有效，而所有輸出低電平的單元電路則都處于空翻狀態，所有進行空翻的單元電路都會產生動態功耗。
[0004]本發明提出硅基微顯示器集成異步傳輸移位寄存器電路，采用CMOS工藝，與硅基微顯示芯片集成在一起，不增加微顯示器應用系統的體積和成本，工作可靠性高，可應用于各種低功耗娃基微顯不器片上掃描電路。
【發明內容】
[0005]本發明的目的是解決硅基微顯示器內部高速掃描驅動電路動態功耗大的問題，提供一種低功耗異步數據傳輸的硅基微顯示器集成異步傳輸移位寄存器電路及實現方法，該電路結構可以在前一級電路輸出為高電平時被啟動工作，而在本級電路輸出高電平數據之后，斷開本級電路的時鐘，從而避免電路的空翻產生的功耗。
[0006]本發明首先提供了構成硅基微顯示器集成異步傳輸移位寄存器電路的數據移位傳輸單元電路，該單元電路包括:
D觸發器、二反相輸入或門、二輸入或非門、傳輸門TGA和傳輸門TGB電路；所述的D觸發器的數據輸入端和二輸入或非門電路的一個輸入端連在一起，并與前級單元單路的數據輸出端相連，D觸發器的正相時鐘輸入端CK與傳輸門TGB的輸出端相連,D觸發器的反相時鐘輸入端BCK與傳輸門TGA的輸出端相連，D觸發器的正相輸出端Q連接到下一級的數據輸入端，并與二輸入或非門電路的另一個輸入端相連，D觸發器的反相輸出端BQ作為本級反相輸出端，并與二反相輸入或門的一個輸入端相連，二反相輸入或門的另一個輸入端與前級單元電路的反相輸出端相連；所述的D觸發器雙向時鐘在傳輸門TGA和TGB的控制下工作；傳輸門TGA和TGB都有三個輸入端，傳輸門TGA和TGB的反相控制輸入端連在一起，并與二輸入或非門的輸出端相連；傳輸門TGA和TGB的正相控制輸入端連在一起，并與二反相輸入或門的輸出端相連；傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGVCK或BGHCK相連，傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GVCK或GHCK相連。
[0007]所述的硅基微顯示器集成異步傳輸移位寄存器單元電路，在行掃描移位寄存器電路中，傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGVCK相連，傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GVCK相連，在列掃描移位寄存器電路中，傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGHCK相連,傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GHCK相連；傳輸門TGA的輸出端與D觸發器的反相時鐘輸入端BCK相連，傳輸門TGB的輸出端與D觸發器的正相時鐘輸入端CK相連。
[0008]本發明同時提供了使用上述數據移位傳輸單元電路構成的硅基微顯示器集成異步傳輸移位寄存器電路，所述的集成異步傳輸移位寄存器電路由M X N個所述的數據移位傳輸單元電路組成，其中的M和N分別代表硅基微顯示器的列分辨率和行分辨率。
[0009]所述的N個行掃描數據移位傳輸單元電路中，第一個單元電路的數據輸入端與外部的場同步信號VS相連，同時與場同步反相器的輸入端相連，場同步反相器的輸出端與二反相輸入或門的一個輸入端相連；其后的各數據移位傳輸單元電路的數據輸入端均與其前面單元電路的數據輸出端相連；二反相輸入或門的的另一個輸入端與本級反相輸出端相連，構成硅基微顯示器N級行掃描移位寄存器電路。
[0010]所述的M個列掃描數據移位傳輸單元電路中，第一個單元電路的數據輸入端與外部的行同步信號HS相連，同時與行同步反相器的輸入端相連，行同步反相器的輸出端與二反相輸入或門的一個輸入端相連；其后的各數據移位傳輸單元電路的數據輸入端均與其前面的單元電路的數據輸出端相連；二反相輸入或門的另一個輸入端與本級反相輸出端相連，構成硅基微顯示器M級列掃描移位寄存器電路。
[0011]所述的M級列掃描電路移位寄存器各單元電路的雙相時鐘信號均分別連在一起，正相時鐘信號與GHCK相連，反相時鐘信號與BGHCK相連；所述的N級行掃描電路移位寄存器各單兀電路的雙相時鐘信號均分別連在一起，正相時鐘信號與GVCK相連,反相時鐘信號與BGVCK相連。
[0012]本發明提出硅基微顯示器集成異步傳輸移位寄存器電路，每一個單元電路都設置了時鐘控制電路，當某一個單元電路需要輸出高電平打開相應的像素門極或數據線時，該單元電路能夠自動激活，完成輸出高電平和將高電平信號傳輸到下一級的功能。當所有處于空翻狀態的單元電路，由于沒有時鐘信號，都會處于不工作狀態，這樣就會大大的節省有源尋址掃描電路的動態功耗。對于高分辨率硅基微顯示器，所有片上電路只有移位寄存器處于高速翻轉工作狀態，動態功耗最大，因此本發明提供的硅基微顯示器集成異步傳輸移位寄存器電路，能夠降低硅基微顯示芯片的整體功耗，當應用于可穿戴、視頻眼鏡、微投影機等便攜式電池供電的設備時，能夠提高設備的續航能力。
[0013]本發明提供的集成異步傳輸移位寄存器電路功能的實現方法，依次經過下述步驟:
第一、利用CMOS工藝將M X N個以上所述的數據移位傳輸單元電路與硅基微顯示器集成在一塊芯片上； 第二、硅基微顯示器接收到視頻信號以后，場同步信號VS高電平有效，加在N級行掃描移位寄存器電路第一級單元電路8的D觸發器3的數據輸入端，使傳輸門TGA5和TGB2反相控制輸入端為低電平，同時場同步反相器6輸出低電平，驅動二反相輸入或門4輸出高電平，使傳輸門TGA5和TGB2正相控制輸入端為高電平，傳輸門TGA5和TGB2處于開通狀態，在時鐘到來時，本級數據輸出端輸出高電平，其反向輸出端為低電平。
[0014]第三、在第二個全局時鐘周期，本級D觸發器3的數據輸入端變為低電平，正相輸出端為高電平，反向輸出端為低電平。經過二輸入或非門I和二反相輸入或門4，驅動傳輸門TGA5和TGB2 —直處于開通狀態，全局雙向時鐘信號將使D觸發器3翻轉到正相輸出端為低電平，反相輸出端為高電平的穩定狀態。
[0015]第四、由于前級數據輸出和本級數據輸出都是低電平，前級反相輸出和本級反相輸出都是高電平，所以傳輸門TGA5和TGB2處于關閉狀態，D觸發器3處于休眠等待狀態。
[0016]第五、第一級單元電路(8)的本級數據輸出端輸出的高電平，加在其后的行掃描移位寄存器電路的數據移位傳輸單元電路(10)的D觸發器(3)的數據輸入端，使其重復第一級單元電路(8)的第二到第四步驟的工作過程，并依次向后面各單元電路的本級數據輸入端傳遞一個高電平脈沖，完成一幀圖像的行掃描過程；
第六、在N級行掃描移位寄存器電路的某一級單元電路10輸出為高電平期間，與其對應的行同步信號HS為高電平，并加在M級列掃描移位寄存器電路第一級單元電路9中的D觸發器3的數據輸入端。重復前面第二到第五的步驟，由M級行掃描移位寄存器電路的數據移位傳輸單元電路9依次對高電平進行傳輸，完成一行圖像的列掃描過程。
[0017]本發明的優點和積極效果
本發明提供的集成異步傳輸移位寄存器電路能夠減少硅基微顯示芯片內部高速掃描移位寄存器電路的空翻，從而大大降低了硅基微顯示芯片的動態功耗。對于頭盔顯示器和智能視頻眼鏡等可穿戴顯示器能夠延長電池續航時間，而且可以減少頭戴式視頻顯示器的發熱，使人在佩戴這類顯示器時感覺更舒適。可應用于硅基液晶顯示器件、硅基有機顯示器件等的片上掃描驅動電路，具有很大的應用前景。
[0018]
【專利附圖】
【附圖說明】
[0019]圖1是硅基微顯示器集成異步傳輸移位寄存器數據移位傳輸單元電路結圖；
圖2是N級行掃描移位寄存器電路第一級單元電路結構圖；
圖3是M級列掃描移位寄存器電路第一級單元電路結構圖；
圖4是M X N級移位寄存器電路結構框圖；
圖5是異步傳輸移位寄存器數據移位傳輸單元電路工作信號波形圖。
【具體實施方式】
[0020]實施例1、一種娃基微顯不器集成異步傳輸移位寄存器電路
如圖1所示，本發明提供的一種硅基微顯示器集成異步傳輸移位寄存器電路，包括:
M X N個異步傳輸移位寄存器單元電路10 (參見圖4)，其中M和N分別代表硅基微顯示器的列分辨率和行分辨率，每一個異步傳輸移位寄存器單元電路10包括D觸發器3、二反相輸入或門4、二輸入或非門1、傳輸門TGA5和傳輸門TGB2。D觸發器3的數據輸入端和二輸入或非門I的一個輸入端連在一起，并與前級數據輸出端相連，D觸發器3的正相時鐘輸入端CK與傳輸門TGB2的輸出端相連，D觸發器3的反相時鐘輸入端BCK與傳輸門TGA5的輸出端相連，D觸發器3的正相輸出端Q連接到下一級的數據輸入端，并與二輸入或非門I的另一個輸入端相連，D觸發器3的反相輸出端BQ作為本級反相輸出端,并與二反相輸入或門4的一個輸入端相連，二反相輸入或門4的另一個輸入端與前級單元電路的反相輸出端相連。
[0021]所述的硅基微顯示器集成異步傳輸移位寄存器單元電路10的D觸發器3，其雙向時鐘在傳輸門TGA5和TGB2的控制下工作，傳輸門TGA5和TGB2都有三個輸入端，傳輸門TGA5和TGB2的反相控制輸入端連在一起，并與二輸入與非門I的輸出端相連，傳輸門TGA5和TGB2的正相控制輸入端連在一起,并與二反相輸入或門4的輸出端相連,在行掃描移位寄存器電路中，傳輸門TGA5的信號輸入端與外部全局雙向時鐘信號的BGVCK相連，傳輸門TGB2的信號輸入端與外部全局雙向時鐘信號的GVCK相連，在列掃描移位寄存器電路中，傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGHCK相連,傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GHCK相連,傳輸門TGA5的輸出端與D觸發器3的反相時鐘輸入端BCK相連，傳輸門TGB2的輸出端與D觸發器3的正相時鐘輸入端CK相連。
[0022]所述的N個行掃描數據移位傳輸單元電路10，其中第一個單元電路8的數據輸入端與外部的場同步信號VS相連，同時與場同步反相器6的輸入端相連，場同步反相器6的輸出端與二反相輸入或門4的一個輸入端相連；其后的各數據移位傳輸單兀電路10的數據輸入端均與其前面單元電路10的數據輸出端相連；構成硅基微顯示器N級行掃描移位寄存器電路。
[0023]所述的M個列掃描數據移位傳輸單元電路10，其中第一個單元電路9的數據輸入端與外部的行同步信號HS相連，同時與行同步反相器7的輸入端相連，行同步反相器7的輸出端與二反相輸入或門4的一個輸入端相連；其后的各數據移位傳輸單兀電路10的數據輸入端均與其前面單元電路10的數據輸出端相連；構成硅基微顯示器M級列掃描移位寄存器電路。
[0024]所述的M級列掃描電路移位寄存器各單元電路10的雙相時鐘信號均分別連在一起，正相時鐘信號與GHCK相連，反相時鐘信號與BGHCK相連；所述的N級行掃描電路移位寄存器各單元電路10的雙相時鐘信號均分別連在一起，正相時鐘信號與GVCK相連，反相時鐘信號與BGVCK相連。
[0025]實施例2、一種娃基微顯不器集成異步傳輸移位寄存器電路的實現方法
本發明提供的一種硅基微顯示器集成異步傳輸移位寄存器電路功能的實現方法，依次經過以下步驟:
第一、利用CMOS工藝將M X N個以上所述的數據移位傳輸單元電路與硅基微顯示器集成在一塊芯片上；
第二、硅基微顯示器接收到視頻信號以后，場同步信號VS高電平有效，加在N級行掃描移位寄存器電路第一級單元電路8的D觸發器3的數據輸入端，使傳輸門TGA5和TGB2反相控制輸入端為低電平，同時場同步反相器6輸出低電平，驅動二反相輸入或門4輸出高電平，使傳輸門TGA5和TGB2正相控制輸入端為高電平，傳輸門TGA5和TGB2處于開通狀態，在時鐘到來時，本級數據輸出端輸出高電平，其反向輸出端為低電平。
[0026]第三、在第二個全局時鐘周期，本級D觸發器3的數據輸入端變為低電平，正相輸出端為高電平，反向輸出端為低電平。經過二輸入或非門I和二反相輸入或門4，驅動傳輸門TGA5和TGB2 —直處于開通狀態，全局雙向時鐘信號將使D觸發器3翻轉到正相輸出端為低電平，反相輸出端為高電平的穩定狀態。
[0027]第四、由于前級數據輸出和本級數據輸出都是低電平，前級反相輸出和本級反相輸出都是高電平，所以傳輸門TGA5和TGB2處于關閉狀態，D觸發器3處于休眠等待狀態。
[0028]第五、第一級單元電路(8)的本級數據輸出端輸出的高電平，加在其后的行掃描移位寄存器電路的數據移位傳輸單元電路(10)的D觸發器(3)的數據輸入端，使其重復第一級單元電路(8)的第二到第四步驟的工作過程，并依次向后面各單元電路的本級數據輸入端傳遞一個高電平脈沖，完成一幀圖像的行掃描過程；
第六、在N級行掃描移位寄存器電路的某一級單元電路10輸出為高電平期間，與其對應的行同步信號HS為高電平，并加在M級列掃描移位寄存器電路第一級單元電路9中的D觸發器3的數據輸入端。重復前面第一到第四的步驟，由M級行掃描移位寄存器電路的數據移位傳輸單元電路9依次對高電平進行傳輸，完成一行圖像的列掃描過程。
[0029]以上步驟循環進行，完成硅基微顯示器件像素矩陣的顯示掃描。
[0030]實施例3、N級行掃描移位寄存器電路的第一級
如圖2所示，所述的由N個行掃描數據移位傳輸單元電路10組成的硅基微顯示器行掃描移位寄存器電路，是由場同步信號VS啟動工作的，其第一級數據移位傳輸單元電路8的前面沒有前一級單元電路。行掃描移位寄存器電路的第一級設置了一個場同步反相器6，場同步反相器6的輸入端與外部場同步信號輸入端、D觸發器3的數據輸入端相連，場同步反相器6的輸出端與二反相輸入或門4的一個輸入端相連。當場同步信號VS高電平到來后，二輸入或非門I的輸出為低電平，場同步反相器6的輸出端也為低電平,二反相輸入或門4的輸出端為高電平，因此傳輸門TGA5和TGB2處于開通狀態，全局雙向時鐘GVCK和BGVCK將通過傳輸門TGA5和TGB2使D觸發器3工作，在D觸發器3的正相數據輸出端將一個高電平脈沖傳遞到N級行掃描移位寄存器電路的第二級單元電路，其后的各數據移位傳輸單元電路10的數據輸入端均與其前面單元電路的數據輸出端相連，完成硅基微顯示器行掃描移位寄存器的功能。
[0031]實施例4、M級列掃描移位寄存器電路的第一級
如圖3所示，所述的由M個列掃描數據移位傳輸單元電路10組成的硅基微顯示器列掃描移位寄存器電路，是由行同步信號HS啟動工作的，其第一級數據移位傳輸單元電路9的前面沒有前一級單元電路。列掃描移位寄存器電路的第一級設置了一個行同步反相器7，行同步反相器7的輸入端與外部行同步信號輸入端、D觸發器3的數據輸入端相連，行同步反相器7的輸出端與二反相輸入或門4的一個輸入端相連。當行同步信號高電平到來后，二輸入或非門I的輸出為低電平，行同步反相器7的輸出端也為低電平，二反相輸入或門4的輸出端為高電平，因此傳輸門TGA5和TGB2處于開通狀態，全局雙向時鐘GHCK和BGHCK將通過傳輸門TGA5和TGB2使D觸發器3工作，在D觸發器3的正相數據輸出端將一個高電平脈沖傳遞到M級列掃描移位寄存器電路的第二級單元電路，其后的各數據移位傳輸單元電路10的數據輸入端均與其前面單元電路的數據輸出端相連，完成硅基微顯示器列掃描移位寄存器的功能。
[0032]實施例5、M X N級移位寄存器電路
如圖4所示，所述的M X N級移位寄存器電路分為M級列掃描移位寄存器電路和N級行掃描移位寄存器電路。M級列掃描移位寄存器電路在行同步信號HS、全局行掃描正相時鐘GHCK和全局行掃描反相時鐘BGHCK的控制下工作；N級行掃描移位寄存器電路在場同步信號VS、全局場掃描正相時鐘GVCK和全局場掃描反相時鐘BGVCK的控制下工作。
[0033]所述的M和N是硅基微顯示器的分辨率，設定M=1920，N=1080，硅基微顯示器的分辨率就是1920x1080，設定M和N為其他值時，硅基微顯示的分辨率為M x N。所述的N級行掃描移位寄存器電路由1-N個數據移位傳輸單元電路10組成，分別構成行掃描移位寄存器電路的1-N級；所述的M級列掃描移位寄存器電路由1-M個數據移位傳輸單元電路10組成，分別構成列掃描移位寄存器電路的1-M級。
[0034]所述的N級行掃描移位寄存器電路的每一級數據移位傳輸單元電路10的輸出，驅動硅基微顯示器的一行像素的柵極；所述的M級列掃描移位寄存器電路的每一級數據移位傳輸單元電路10的輸出，驅動硅基微顯示器的一列像素的數據線。
[0035]如圖4所示，所述的N級行掃描電路移位寄存器各單元電路10的雙相時鐘信號均分別連在一起，正相時鐘信號接到GVCK，反相時鐘信號接到BGVCK ;所述的M級列掃描電路移位寄存器各單元電路10的雙相時鐘信號均分別連在一起，正相時鐘信號接到GHCK，反相時鐘信號接到BGHCK。
[0036]對于M級列掃描移位寄存器電路每一級單元電路的工作時序，如圖5所示，在本級數據輸入端為高電平期間，使D觸發器3處于工作狀態，其本級數據輸出端Q輸出一個高電平，這個高電平的寬度等于全局雙相列掃描時鐘信號GHCK和GBHCK的一個周期。只有在這一個全局時鐘周期，D觸發器3處于正常工作狀態。兩個CK信號之后，本級數據輸入端和本級數據輸出端均為低電平，傳輸門TGA5和TGB2處于關閉狀態，在其他的全局時鐘周期，D觸發器3的時鐘輸入端信號CK保持低電平，處于休眠狀態，從而降低了動態功耗。
【權利要求】
1.一種硅基微顯示器集成異步傳輸移位寄存器電路中的數據移位傳輸單元電路，其特征在于該單元電路包括: D觸發器、二反相輸入或門、二輸入或非門、傳輸門TGA和傳輸門TGB電路；所述的D觸發器的數據輸入端和二輸入或非門電路的一個輸入端連在一起，并與前級單元電路的數據輸出端相連，D觸發器的正相時鐘輸入端CK與傳輸門TGB的輸出端相連，D觸發器的反相時鐘輸入端BCK與傳輸門TGA的輸出端相連，D觸發器的正相輸出端Q作為本級數據輸出端，并與二輸入或非門電路的另一個輸入端相連，D觸發器的反相輸出端BQ作為本級反相輸出端，并與二反相輸入或門的一個輸入端相連，二反相輸入或門的另一個輸入端與前級單元單路的反相輸出端相連；所述的D觸發器雙向時鐘在傳輸門TGA和TGB的控制下工作；傳輸門TGA和TGB都有三個輸入端，傳輸門TGA和TGB的反相控制輸入端連在一起，并與二輸入或非門的輸出端相連；傳輸門TGA和TGB的正相控制輸入端連在一起，并與二反相輸入或門的輸出端相連；傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGVCK或BGHCK相連，傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GVCK或GHCK相連。
2.根據權利要求1所述的硅基微顯示器集成異步傳輸移位寄存器電路中的數據移位傳輸單兀電路，其特征在于，在行掃描移位寄存器電路中，傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGVCK相連,傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GVCK相連，在列掃描移位寄存器電路中，傳輸門TGA的信號輸入端與外部全局雙向時鐘信號的BGHCK相連，傳輸門TGB的信號輸入端與外部全局雙向時鐘信號的GHCK相連。
3.一種使用權利要求1所述的單元電路構成的硅基微顯示器集成異步傳輸移位寄存器電路，其特征在于所述的集成異步傳輸移位寄存器電路由Μ X Ν個權利要求1所述的數據移位傳輸單元電路組成，其中的Μ和Ν分別代表硅基微顯示器的列分辨率和行分辨率。
4.根據權利要求3所述的硅基微顯示器集成異步傳輸移位寄存器電路，其特征在于所述的Μ個列掃描數據移位傳輸單元電路中，第一級單元電路的本級數據輸入端與外部的行同步信號HS相連，同時連到行同步反相器的輸入端，行同步反相器的輸出端與二反相輸入或門的一個輸入端相連；其后的各單元電路的數據輸入端均與其前面的單元電路的數據輸出端相連，二反相輸入或門的另一個輸入端與本級反相輸出端相連，構成娃基微顯不器Μ級列掃描移位寄存器電路。
5.根據權利要求3所述的硅基微顯示器集成異步傳輸移位寄存器電路，其特征在于所述的Ν個行掃描數據移位傳輸單元電路中，第一級單元電路的本級數據輸入端與外部的場同步信號VS相連，同時連到場同步反相器的輸入端，場同步反相器的輸出端與二反相輸入或門的一個輸入端相連；其后的各單元電路的數據輸入端均與其前面的單元電路的數據輸出端相連，二反相輸入或門的另一個輸入端與本級反相輸出端相連，構成娃基微顯不器Ν級行掃描移位寄存器電路。
6.一種硅基微顯示器集成異步傳輸移位寄存器電路功能的實現方法，依次經過下述步驟: 第一、利用CMOS工藝將權利要求3所述的Μ X N個權利要求1中的數據移位傳輸單元電路與娃基微顯不器集成在一塊芯片上； 第二、硅基微顯示器接收到視頻信號以后，場同步信號VS高電平有效，加在Ν級行掃描移位寄存器第一級單元電路(8)的D觸發器(3)的數據輸入端，使傳輸門TGA (5)和TGB(2)反相控制輸入端為低電平，場同步反相器(6)輸出低電平，驅動二反相輸入或門(4)輸出高電平，使傳輸門TGA (5)和TGB (2)正相控制輸入端為高電平，傳輸門TGA (5)和TGB(2)處于開通狀態，在時鐘到來時，本級數據輸出端輸出高電平； 第三、在第二個全局時鐘周期，本級D觸發器(3)的數據輸入端變為低電平，正相輸出端為高電平，反向輸出端為低電平；經過二輸入或非門(1)和二反相輸入或門(4)，驅動傳輸門TGA (5)和TGB (2)—直處于開通狀態，全局雙向時鐘信號將使D觸發器(3)翻轉到正相輸出端為低電平，反相輸出端為高電平的穩定狀態； 第四、由于前級數據輸出和本級數據輸出都是低電平，前級反相輸出和本級反相輸出都是高電平，所以傳輸門TGA (5)和TGB (2)處于關閉狀態，D觸發器(3)處于休眠等待狀態； 第五、第一級單元電路(8)的本級數據輸出端輸出的高電平，加在其后的行掃描移位寄存器電路的數據移位傳輸單元電路(10)的D觸發器(3)的數據輸入端，使其重復第一級單元電路(8)的第二到第四步驟的工作過程，并依次向后面各單元電路的本級數據輸入端傳遞一個高電平脈沖，完成一幀圖像的行掃描過程； 第六、在N級行掃描移位寄存器電路的某一級單元電路(10)輸出為高電平期間，與其對應的行同步信號HS為高電平，并加在Μ級列掃描移位寄存器電路第一級單元電路(9)中的D觸發器(3)的數據輸入端；重復前面第二到第五的步驟，由Μ級列掃描移位寄存器電路的數據移位傳輸單元電路(9)依次對高電平進行傳輸，完成一行圖像的列掃描過程。
【文檔編號】G09G3/36GK104282341SQ201410576442
【公開日】2015年1月14日 申請日期:2014年10月27日 優先權日:2014年10月27日
【發明者】耿衛東, 曾夕, 張蕰千, 劉艷艷, 莊再嬌, 張晉 申請人:南開大學