基于fpga的新型微機原理與接口實驗系統的制作方法
【專利摘要】本實用涉及一種新型基于FPGA的新型微機原理與接口實驗系統，包括80x86處理器電路、地址譯碼電路、微機接口芯片電路、FPGA模塊、通用IC擴展電路、輸入設備、輸出設備、通信接口、時鐘電路、邏輯門電路、單脈沖電路、邏輯筆電路、以及蜂鳴器電路。本實用新型采用了一種微機原理與接口實驗的新理念，將現場可編程門陣列（FPGA）作為80x86處理器的外圍接口芯片，通過學生自主連接本實用新型中的不同模塊電路，不但可以滿足微機接口實驗的教學需求，還可以進行SOPC系統設計、嵌入式系統原理與技術、數字邏輯、數字系統設計和計算機組成原理等課程的教學。
【專利說明】基于FPGA的新型微機原理與接口實驗系統
【技術領域】
[0001]本實用新型涉及一種基于FPGA的新型微機原理與接口實驗系統。
【背景技術】
[0002]自1978年Intel公司推出16位微處理器8086/8088以來，經歷了 80286、80386……直至64位的Itanium處理器。從20世紀70年代中期開始，我國的微機原理與接口教學以8位的Z80單板機為核心，進入20世紀80年代中后期開始，我國的微機原理與接口教學逐漸轉向16位的8086/8088，其內容以并/串口簡單的應用、定時器實驗、中斷實驗、存儲器擴展實驗、A/D、D/A轉換為主。20世紀90年代至今，我國的微機原理與接口教學仍以8086/8088為核心。
[0003]目前主流實驗平臺普遍采取的是“PC+實驗箱”的結構，利用PC主板上的ISA或者PCI接口連接實驗箱直接進行配置，二者的相互依存度較高。
[0004]以往微機接口實驗只是驗證接口電路的外特性，而忽略了接口電路的內特性，學生做完實驗后仍然云里霧里，不知所以然。
實用新型內容
[0005]本實用新型是針對上述現有技術的不足，采用了一種微機原理與接口實驗的新理念，將現場可編程門陣列(FPGA)作為80x86處理器的外圍接口芯片，由學生自行設計接口電路，既發(fā)揮了學生的主觀能動性，又可以根據新技術的發(fā)展靈活地添加新實驗，如SP1、USB等。為保證系統能夠靈活配置、升級，基于FPGA的新型微機原理與接口實驗系統采用模塊化的設計結構，通過FPFA核心模塊還可以完成數字邏輯、數字系統設計、SOPC等課程的擴展實驗。
[0006]本實用新型采用的技術方案如下:包括一個完整的80x86系統和一個完整的FPGA系統，兩者既相互獨立，又可組合運行。
[0007]硬件組成包括:80x86處理器電路、地址譯碼電路、微機接口芯片電路、FPGA模塊、通用IC擴展電路、輸入設備、輸出設備、通信接口、時鐘電路、邏輯門電路、單脈沖電路、邏輯筆電路、蜂鳴器電路。其連接示意圖如圖1所示。
[0008]具體配置及電路連接如下:
[0009]1) 80x86處理器電路包括I塊8088處理器、I塊CPLD芯片、I塊Flash存儲器、I塊SRAM存儲器、I塊UART芯片、USB橋接電路、時鐘源、復位電路和總線驅動電路。其連接方式如圖2所示。
[0010]本部分電路既可直接設計到實驗系統電路板上，也可獨立于實驗系統設計成一塊子板，使用時插在實驗系統電路板上。
[0011]8088處理器的地址總線(A19~A8，AD7~AD0)連接到CPLD的通用IO引腳，經CPLD鎖存后一方面連接至Flash存儲器、SRAM存儲器和UART芯片的地址總線輸入引腳，另一方面經過總線驅動電路的驅動后引出到地址總線插孔(AB15~ΑΒ0)上，供學生實驗時選用。
[0012]8088處理器的地址/數據總線(AD7~AD0)—方面直接連接至Flash存儲器、SRAM存儲器和UART芯片的數據總線輸入引腳，另一方面經過總線驅動電路的驅動后引出到數據總線插孔(DB7~DB0)上，供學生實驗時選用。
[0013]8088處理器的10/存儲器控制信號(Ι0/Μ)、讀信號〔互0)、寫信號〔M)、地址
鎖存允許信號(ALE)、保持響應信號(HLDA)、數據允許信號(? )、中斷請求信號(INTR)和
中斷響應信號(?^ΤΧ )連接到CPLD的通用IO引腳，經CPLD內部邏輯運算后產生控制信號，
然后經過總線驅動電路的驅動后引出到控制總線插孔(IO R、IOW 、ALE、INTR、intA )上，供學生實驗時選用。
[0014]時鐘源是I個有源晶振(如24MHz)，其輸出引腳與CPLD的全局時鐘引腳相連。該信號在CPLD內部進行分頻后產生頻率為8MHz，占空比為1:3的時鐘信號輸出到8088的時鐘信號輸入引腳(CLK)。
[0015]復位電路由I塊復位芯片組成，其輸出引腳與CPLD的全局置位/復位引腳相連。該信號在CPLD內部與時鐘信號(CLK)進行同步后一方面輸出到8088的復位信號輸入引腳(RESET)，另一方面經過總線驅動電路后引出到插孔(RST)上，供學生實驗選用。
[0016]同時，CPLD還用于產生Flash存儲器、SRAM存儲器和UART芯片的片選信號。
[0017]Flash存儲器用于存儲固件代碼，主要實現在本實驗系統上電啟動后循環(huán)監(jiān)聽串口命令，通過命令解析，實現用戶程序的讀取、調試、執(zhí)行等。
`[0018]SRAM存儲器用于存儲用戶程序及程序執(zhí)行過程中產生的臨時數據。
[0019]UART芯片實現8088處理器的異步串行通信，經USB橋接電路后轉換為USB接口實現與開發(fā)主機的串行通信。實驗過程中通過此接口完成用戶程序的下載和調試。
[0020]2 )地址譯碼電路采用3-8譯碼器對80x86處理器電路引出的地址總線AB3~AB15
進行全譯碼，將8條地址譯碼輸出線引出到片選信號插孔(⑩~@ )上供實驗選用。
[0021]3)微機接口芯片電路包括I片8253定時/計數器擴展電路、I片8259A中斷控制擴展電路、I片8255A并行接口擴展電路、I片8250A串行通信擴展電路、I路8位數/模轉換電路、8路8位模/數轉換電路。上述芯片的數據線、地址線和控制信號線與80x86處理器電路引出的數據總線、地址總線和控制總線對應相連，各接口芯片其他需要與外圍設備連接的信號線全部引出到插孔上供學生實驗時選用。
[0022]4) FPGA模塊包括FPGA芯片、存儲器芯片組、USB Blaster下載模塊、時鐘電路、電源系統、擴展插座。
[0023]其中,FPGA芯片選用Altera公司的Cyclone II系列芯片，它還支持Altera公司的Nios II嵌入式軟核處理器。
[0024]存儲器組由SDRAM、SRAM、Flash、以及用來保存FPGA配置信息的EPCS芯片組成。
[0025]USB Blaster下載模塊由I塊提供USB信號串并轉換的USB FIFO芯片和I塊實現JTAG/AS模式數據收發(fā)的CPLD芯片實現，通過I個開關實現JTAG模式和AS模式的切換。
[0026]電源系統由3個電源轉換芯片組成，其中2個是5V輸入，3.3V，0.8A輸出，用來給外圍的各種存儲芯片和FPGA的I/O引腳供電，I個是3.3V輸入，1.2V，0.8A輸出，用來提供FPGA的內核電壓。
[0027]時鐘電路由2個有源晶振組成，I個24MHz的晶振一方面連接到CPLD芯片，以實現USB Blaster下載功能，另一方面連接到FPGA芯片供實驗選用；另一個50MHz的晶振連接到FPGA芯片，專供實驗選用。
[0028]FPGA模塊將FPGA芯片未使用的所有通用IO引腳引出到了 2個3 X 96腳的插座上。FPGA模塊可以通過這兩個插座實現與實驗系統的連接，故FPGA模塊可獨立升級，可也根據需求更換其他的模塊。
[0029]由于FPGA模塊向外擴展的I/O引腳全部采用3.3V電壓，為了便于與5V的外圍設備接口，在實驗系統中通過帶雙向電平轉換功能的總線電平開關實現3.3V與5V之間的電平轉換。轉換后的5V信號線引出到了插孔上供實驗選用。
[0030]FPGA模塊的整體結構及其與外部電路的連接如圖3所示。
[0031]5)通用IC擴展電路包括I個40引腳的帶鎖緊的雙列直插通用插座和2個20引腳的雙列直插通用插座。插座的所有引腳引出到了插孔上，供自行搭建電路使用。
[0032]6)輸入設備包括8個邏輯電平開關和I個4X4鍵盤矩陣。邏輯電平開關的8個輸出引腳，鍵盤矩陣的4個行輸出引腳和4個列輸入引腳全部引出到了插孔上，供實驗選用。
[0033]7)輸出設備包括16個LED指示燈，8個共陰極七段數碼管，4個8X8點陣LED(可構成16X 16點陣)，I塊2行X 16字符IXD液晶屏。所有輸出設備的輸入引腳全部引出到了插孔上，供實驗選用。
[0034]8 )通信接口實現了 I個RS-232接口和I個RS-485接口。
[0035]9)時鐘電路提供4MHz的時鐘信號，同時可對輸入的時鐘信號進行2分頻、4分頻、8分頻、16分頻、32分頻、64分頻、128分頻和256分頻后輸出到插孔上。
[0036]10)邏輯門電路包括I個與門、I個或門、2個非門和I個D觸發(fā)器。
[0037]11)單脈沖電路采用RS觸發(fā)器實現，每按一次按鍵，分別產生I個正脈沖和I個負脈沖。
[0038]12)邏輯筆電路對輸入數字信號的高低電平狀態(tài)進行指示，當輸入高電平時紅燈亮，當輸入低電平時綠燈亮。
[0039]13)蜂鳴器電路由I個無源蜂鳴器實現。
[0040]本實用新型效果:
[0041]在本實用新型的效果如下:
[0042]通過學生自主連接本實用新型中的不同模塊電路，不但可以滿足微機接口實驗的教學需求，還可以進行SOPC系統設計、嵌入式系統原理與技術、數字邏輯、數字系統設計和計算機組成原理等課程的教學。
【專利附圖】
【附圖說明】:
[0043]圖1、基于FPGA的新型微機原理與接口實驗系統的硬件組成示意框圖；
[0044]圖2、80x86處理器電路的結構及連接方式；
[0045]圖3、描述的是FPGA模塊的整體結構及連接方式?！揪唧w實施方式】:
[0046]下面結合實施案例對本實用新型的使用進行詳細的說明。
[0047]一、80x86處理器+微機接口芯片+輸入/輸出設備
[0048]80x86處理器連接微機接口芯片，再選用輸入/輸出設備，可滿足微機接口實驗等課程的教學。
[0049]實驗程序的編寫在上位機中進行，然后傳輸到實驗系統。實驗程序的執(zhí)行完全限定在實驗系統內的80x86處理器上。
[0050]這種實驗模式擺脫了對上位機的依賴，真實完整地在實驗平臺上實現各種涉及底層的硬件操作，有助于學生清晰而系統地理解微機內部結構和各種微機接口芯片的工作原理和控制方式。
[0051]二、FPGA模塊+輸入/輸出設備
[0052]使用FPGA模塊結合外圍輸入/輸出設備，可以滿足計算機組成原理、SOPC系統設計、嵌入式系統原理與技術、數字邏輯、數字系統設計等課程的教學。
[0053]FPGA片內豐富的可編程邏輯資源極大地拓展了實驗的自由度和靈活性，在邏輯資源允許的范圍內可以自由地設計和添加實驗所需的各種芯片模塊，如SP1、USB、I2C模塊。
[0054]三、80x86處理器+FPGA模塊+輸入/輸出設備
[0055]在實驗系統中將80x86處理器與FPGA相結合，應用硬件描述語言或原理圖輸入，設計實現多種微機接口模塊，從而在同一塊開發(fā)板上實現多種微機接口資源。這種運用硬件描述語言或原理圖輸入進行芯片設計的環(huán)節(jié)，不僅可以使學生掌握微機接口芯片的外在特性，更可以通過時序邏輯的分析，理解其內在特性，設計出具有自主知識產權的IP核。
【權利要求】
1.基于FPGA的新型微機原理與接口實驗系統，其特征在于:包括80x86處理器電路、地址譯碼電路、微機接口芯片電路、FPGA模塊、通用IC擴展電路、輸入設備、輸出設備、通信接口、時鐘電路、邏輯門電路、單脈沖電路、邏輯筆電路、以及蜂鳴器電路； 所述的80x86處理器電路包括I塊8088處理器、I塊CPLD芯片、I塊Flash存儲器、I塊SRAM存儲器、I塊UART芯片、USB橋接電路、時鐘源、復位電路和總線驅動電路； 8088處理器的地址總線(A19~A8，AD7~AD0)連接到CPLD的通用IO引腳，經CPLD鎖存后一方面連接至Flash存儲器、SRAM存儲器和UART芯片的地址總線輸入引腳，另一方面經過總線驅動電路的驅動后引出到地址總線插孔(AB15~ΑΒ0)上； 8088處理器的地址/數據總線(AD7~AD0)—方面直接連接至Flash存儲器、SRAM存儲器和UART芯片的數據總線輸入引腳，另一方面經過總線驅動電路的驅動后引出到數據總線插孔(DB7~DB0)上； 8088處理器的10/存儲器控制信號(Ι0/Μ )、讀信號(而)、寫信號(W瓦)、地址鎖存允許信號(ALE)、保持響應信號(HLDA)、數據允許信號(_)、中斷請求信號(INTR)和中斷響應信號()連接到CPLD的通用IO引腳，經CPLD內部邏輯運算后產生控制信號，然后經過總線驅動電路的驅動后引出到控制總線插孔(IOR , IOW, ALE、INTR、INTA )上; 時鐘源是I個有源晶振 ，其輸出引腳與CPLD的全局時鐘引腳相連，經CPLD內部分頻后輸出到8088的時鐘信號輸入引腳(CLK)； 復位電路由I塊復位芯片組成，其輸出引腳與CPLD的全局置位/復位引腳相連，該信號在CPLD內部與時鐘信號(CLK)進行同步后一方面輸出到8088的復位信號輸入引腳(RESET)，另一方面經過總線驅動電路后引出到插孔(RST)上； CPLD還用于產生Flash存儲器、SRAM存儲器和UART芯片的片選信號； UART芯片實現8088處理器的異步串行通信，經USB橋接電路后轉換為USB接口實現與開發(fā)主機的串行通信； 所述的地址譯碼電路采用3-8譯碼器對80x86處理器電路引出的地址總線AB3~AB15進行全譯碼，將8條地址譯碼輸出線引出到片選信號插孔(.~上； 所述的微機接口芯片電路包括I片8253定時/計數器擴展電路、I片8259A中斷控制擴展電路、I片8255A并行接口擴展電路、I片8250A串行通信擴展電路、I路8位數/模轉換電路、8路8位模/數轉換電路。
2.根據權利要求1所述的基于FPGA的新型微機原理與接口實驗系統，其特征在于:所述的FPGA模塊包括FPGA芯片、存儲器芯片組、USB Blaster下載模塊、時鐘電路、電源系統、以及擴展插座。
3.根據權利要求2所述的基于FPGA的新型微機原理與接口實驗系統，其特征在于:所述的FPGA芯片選用Altera公司的Cyclone II系列芯片，它支持Altera公司的Nios II嵌入式軟核處理器； 存儲器芯片組由SDRAM、SRAM、Flash、以及用來保存FPGA配置信息的EPCS芯片組成； USB Blaster下載模塊由I塊提供USB信號串并轉換的USB FIFO芯片和I塊實現JTAG/AS模式數據收發(fā)的CPLD芯片實現，通過I個開關實現JTAG模式和AS模式的切換； 時鐘電路由2個有源晶振組成，I個24MHz的晶振一方面連接到CPLD芯片，另一方面連接到FPGA芯片；另一個50MHz的晶振連接到FPGA芯片； 電源系統由3個電源轉換芯片組成，其中2個用來給外圍的各種存儲芯片和FPGA的I/O引腳供電，I個用來提供FPGA的內核電壓； FPGA芯片未使用的所有通用IO引腳引出到擴展插座。
4.根據權利要求1所述的基于FPGA的新型微機原理與接口實驗系統，其特征在于:所述的通用IC擴展電路包括I個帶鎖緊的雙列直插通用插座和2個雙列直插通用插座，插座的所有引腳引出到了插孔上。
5.根據權利要求1所述的基于FPGA的新型微機原理與接口實驗系統，其特征在于:所述的輸入設備包括邏輯電平開關和鍵盤矩陣；邏輯電平開關的輸出引腳，鍵盤矩陣的行輸出引腳和列輸入引腳全部引出到了插孔上。
6.根據權利要求1所述的基于FPGA的新型微機原理與接口實驗系統，其特征在于: 所述的輸出設備包括LED指示燈，共陰極七段數碼管，點陣LED，IXD液晶屏， 所有輸出設備的輸入引腳全部引出到了插孔上； 所述的通信接口包括RS-232接口和RS-485接口 ； 所述的時鐘電路提供時鐘信號，同時對輸入的時鐘信號進行分頻后輸出到插孔上； 所述的邏輯門電路包括與門、或門、非門和D觸發(fā)器； 所述的單脈沖電路采用RS觸發(fā)器實現；` 所述的邏輯筆電路對輸入數字信號的高低電平狀態(tài)進行指示； 所述的蜂鳴器電路由無源蜂鳴器實現。
【文檔編號】G09B23/18GK203376909SQ201320004938
【公開日】2014年1月1日 申請日期:2013年1月5日 優(yōu)先權日:2013年1月5日
【發(fā)明者】韓德強, 王宗俠, 張麗艷, 鄭鑫, 邵溫, 魯鵬程, 高雪園, 李維銘 申請人:北京工業(yè)大學