一種基于綜合可編程器件的圖形發生器的制造方法
【專利摘要】本發明屬于圖形產生【技術領域】，涉及一種基于綜合可編程器件的圖形發生器。所述圖形發生器包括相連的綜合可編程器件和DDR3SDRAM幀存器件。其中，綜合可編程器件包括ARM處理器、多端口DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊、時序產生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊和第三緩沖模塊。其中，多端口DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數據轉換模塊、第二數據轉換模塊相連；時序產生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊相連。本發明圖形發生器可以顯著提高電路集成度和可靠性，降低電路功耗。
【專利說明】一種基于綜合可編程器件的圖形發生器
【技術領域】:
[0001]本發明屬于圖形產生【技術領域】，涉及一種基于綜合可編程器件的圖形發生器。
【背景技術】:
[0002]圖形發生器是液晶顯示器配套的一個重要部件，由多種數字電路器件組合而成，主要功能是根據作圖指令、作圖參數、數據，運用各種數字處理技術，實時生成圖形畫面數據，以供液晶顯示器顯示。現有的圖形發生器一般采用數字處理器件DSP、可編程邏輯器件FPGA以及隨機訪問幀存器件SRAM作為主處理部件，數字處理器運行作圖算法程序，負責生成圖形數據，可編程邏輯器件作為協處理器協助完成復雜圖形數據的生成，隨機訪問幀存器件用于暫存圖形數據。
[0003]隨著技術的發展，液晶顯示器的分辨率越來越高，需要顯示的畫面內容也越來越復雜，但要求產品的功耗更低、集成度更高，這對圖形產生電路提出了更高的要求。目前已有的圖形發生器存在以下缺陷:電路規模龐大、集成度和可靠性不高、圖形產生效率低、功耗高居不下、難以滿足高分辨率和實時性應用需求。
【發明內容】
:
[0004]本發明的目的:提供一種集成度高、適應性強、可靠性高、功耗低、性能優異的圖形發生器。
[0005]為了適應機載座艙液晶顯示器向低功耗、高集成度、輕體量發展的趨勢，提出一種高集成度、高性能、低功耗圖形發生器實現方案，采用綜合可編程器件作為主處理芯片，其集成的ARM處理器作為圖形運算主處理器件，采用DDR3SDRAM幀存器件，顯著提高電路集成度。利用綜合可編程器件對DDR3SDRAM幀存器件進行寫入、讀取、清空操作，實現動態圖形生成與顯示功能。
[0006]本發明的技術方案:一種基于綜合可編程器件的圖形發生器，包括相連的綜合可編程器件和DDR3SDRAM幀存器件，其中，所述綜合可編程器件包括ARM處理器、多端口DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊、時序產生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊。其中多端口 DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數據轉換模塊、第二數據轉換模塊相連；時序產生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊相連。
[0007]所述的ARM處理器，用于進行繪圖算法運算，得到繪圖運算數據，向多端口DDR3SDRAM控制器發出寫入操作請求，通過多端口 DDR3SDRAM控制器將繪圖運算數據寫入DDR3SDRAM幀存器件中的緩沖模塊。
[0008]所述的多端口 DDR3SDRAM控制器，用于對接收到的寫入、讀取、清空三種操作模式進行仲裁與優先級排序處理。
[0009]所述的DDR3SDRAM幀存讀寫模塊，用于通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中的緩沖模塊發出讀取和清空操作請求。
[0010]所述的第一數據轉換模塊，用于將全零信號轉換成DDR3SDRAM讀寫模塊可接收的數據流格式。
[0011]所述的第二數據轉換模塊，用于將DDR3SDRAM讀寫模塊送出的數據流轉換成符合液晶屏驅動時序標準的數字RGB視頻信號。
[0012]所述的時序產生模塊，用于產生ARM處理器、多端口 DDR3SDRAM控制器、第一數據轉換模塊、第二數據轉換模塊工作所需的各類時序信號。
[0013]所述的DDR3SDRAM幀存器件，用于進行繪圖數據的緩沖處理，包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊，所述的第一緩沖模塊、第二緩沖模塊、第三緩沖模塊的操作模式以時序產生模塊所發出的場同步信號為周期進行交替切換。
[0014]進一步，所述寫入操作模式為ARM處理器通過DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入繪圖運算數據。讀取操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器從DDR3SDRAM幀存器件中某個緩沖模塊讀出繪圖數據。清空操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入全零數據。
[0015]本發明的有益效果:
[0016]本發明圖形發生器將綜合可編程器件作為主處理芯片，其集成了 ARM處理器及可編程邏輯資源，采用DDR3SDRAM幀存器件，極大地提高了電路的集成度和可靠性，降低了硬件功耗。另外，在DDR3SDRAM幀存器件中設置了三個緩沖模塊，以DDR3SDRAM的高速高帶寬特性達到對三個緩存并行處理的效果，提高圖形產生和顯示的效率。本圖形發生器具有電路集成度高、功耗低、體積小、數據帶寬高、處理速度快等優點，圖形產生效率高、動態畫面顯示流暢，可兼容多種分辨率圖形畫面。
【專利附圖】
【附圖說明】
[0017]圖1是本發明圖形發生器的原理框圖；
[0018]其中，1-綜合可編程器件、2-ARM處理器、3_多端口 DDR3SDRAM控制器、4-DDR3SDRAM幀存讀寫模塊、5-第一數據轉換模塊、6-第二數據轉換模塊、7-時序產生模塊、8-DDR3SDRAM幀存器件、9-第一緩沖模塊、10-第二緩沖模塊、11_第三緩沖模塊。
【具體實施方式】
[0019]下面通過具體實施例對本發明做詳細的說明:
[0020]請參閱圖1，其是本發明圖形發生器的原理框圖。
[0021]一種基于綜合可編程器件的圖形發生器，包括相連的綜合可編程器件和DDR3SDRAM幀存器件，其特征在于:所述綜合可編程器件包括ARM處理器、多端口 DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊、時序產生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊。其中多端口DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數據轉換模塊、第二數據轉換模塊相連；時序產生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊相連。[0022]所述的ARM處理器，用于進行繪圖算法運算，得到繪圖運算數據，向多端口DDR3SDRAM控制器發出寫入操作請求，通過多端口 DDR3SDRAM控制器將繪圖運算數據寫入DDR3SDRAM幀存器件中的緩沖模塊。
[0023]所述的時序產生模塊，用于產生ARM處理器、多端口 DDR3SDRAM控制器、第一數據轉換模塊、第二數據轉換模塊工作所需的各類時序信號，其中包括符合VSEA標準的行同步信號Hsync、場同步信號Vsync、行消隱信號Hblank、場消隱信號Vblank、使能信號Enable,還包括DDR3SDRAM讀寫模塊幀啟動信號Fsync、ARM處理器中斷控制信號irq。Fsync信號和irq信號均為周期信號，且與Vsync信號周期相同。所述的irq中斷控制信號用于控制ARM處理器進行繪圖運算，ARM處理器每接收到一次irq信號，則進入中斷服務程序，在中斷服務程序中首先根據上一 Vsync信號周期內DDR3SDRAM中三個緩沖模塊的操作模式，對三種操作模式所對應的緩沖模塊首地址進行切換，也即在當前Vsync信號周期內變更三個緩沖模塊的操作模式，確定ARM寫入DDR3SDRAM中緩沖模塊的首地址以及DDR3SDRAM讀寫模塊的讀取和清零操作所對應的緩沖模塊首地址，將讀取和清零操作所對應的緩沖模塊首地址通過ARM軟件寫入DDR3SDRAM讀寫模塊中對應寄存器，然后ARM處理器進行繪圖運算處理。DDR3SDRAM幀存讀寫模塊在接收到Fsync啟動信號之后，根據首地址分別對相應的緩沖模塊進行讀取和清空操作。
[0024]所述的多端口 DDR3SDRAM控制器，用于對接收到的寫入、讀取、清空三種操作模式進行仲裁與優先級排序處理。寫入、讀取、清空三種操作模式對應于DDR3SDRAM幀存器件中的三個緩沖模塊。所述寫入操作模式為ARM處理器向DDR3SDRAM幀存器件中某個緩沖模塊寫入繪圖運算數據；讀取操作模式為DDR3SDRAM幀存讀寫模塊從DDR3SDRAM幀存器件中某個緩沖模塊讀出繪圖數據；清空操作模式為DDR3SDRAM幀存讀寫模塊向DDR3SDRAM幀存器件中某個緩沖模塊寫入全零數據。某一時刻，只有一種訪問請求得到響應，也即只有一個緩沖處于被訪問狀態，但在一個幀周期內三種訪問請求均得到響應，也即三個緩沖均得到訪問，且訪問類型各不相同。
[0025]所述的DDR3SDRAM幀存讀寫模塊，用于通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件某一緩沖模塊寫入全零數據，或者從某一緩沖模塊中讀出一幀畫面數據，兩種操作模式均由時序產生模塊送出的Fsync信號進行啟動，每出現一個Fsync脈沖信號，則啟動一次訪問，一次訪問對應完整的一幀數據。Fsync信號周期與Vsync信號周期相同。
[0026]所述的DDR3SDRAM幀存器件，用于進行繪圖數據的緩沖處理，包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊。所述的第一緩沖模塊、第二緩沖模塊、第三緩沖模塊的操作模式以Vsync信號為周期進行切換，每個緩沖模塊的首地址由ARM處理器設定，首地址間隔超過屏幕像素總數。三個緩沖模塊對應寫入、讀取、清空三種操作模式。請參閱表1，當前Vsync信號周期內三個緩沖模塊的操作方式各不相同，當某一緩沖模塊為寫入操作時，則下一 Vsync周期內同一緩沖模塊切換為讀取操作；當某一緩沖模塊為讀取操作時，則下一Vsync周期內同一緩沖模塊切換為清空操作；當某一緩沖模塊為清空操作時，則下一 Vsync信號周期內同一緩沖模塊切換為寫入操作。通過此種緩沖模塊切換機制，以保證當前幀周期內進行讀取操作的緩沖模塊在上一幀周期內已完成寫入操作，從該緩沖模塊讀出最新的數據；當前幀周期內進行清空操作的緩沖模塊在上一幀周期內已完成讀取操作，對該緩沖模塊進行清空處理；當前幀周期內進行寫入操作的緩沖模塊在上一幀周期內已完成清空操作，對該緩沖模塊寫入當前繪圖數據。
[0027]表1
[0028]
【權利要求】
1.一種基于綜合可編程器件的圖形發生器，其特征是，包括相連的綜合可編程器件和DDR3SDRAM幀存器件，其中，所述綜合可編程器件包括ARM處理器、多端口 DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊、時序產生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊；其中多端口DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數據轉換模塊、第二數據轉換模塊相連；時序產生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數據轉換模塊、第二數據轉換模塊相連； 所述的ARM處理器，用于進行繪圖算法運算，得到繪圖運算數據，向多端口 DDR3SDRAM控制器發出寫入操作請求，通過多端口 DDR3SDRAM控制器將繪圖運算數據寫入DDR3SDRAM幀存器件中的緩沖模塊； 所述的多端口 DDR3SDRAM控制器，用于對接收到的寫入、讀取、清空三種操作模式進行仲裁與優先級排序處理； 所述的DDR3SDRAM幀存讀寫模塊，用于通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中的緩沖模塊發出讀取和清空操作請求； 所述的第一數據轉換模塊，用于將全零信號轉換成DDR3SDRAM讀寫模塊可接收的數據流格式； 所述的第二數據轉換模塊，用于將DDR3SDRAM讀寫模塊送出的數據流轉換成符合液晶屏驅動時序標準的數字RGB視頻信號； 所述的時序產生模塊，用于產生ARM處理器、多端口 DDR3SDRAM控制器、第一數據轉換模塊、第二數據轉換模塊工作所需的各類時序信號； 所述的DDR3SDRAM幀存器件，用于進行繪圖數據的緩沖處理，包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊，所述的第一緩沖模塊、第二緩沖模塊、第三緩沖模塊的操作模式以時序產生模塊所發出的場同步信號為周期進行交替切換。
2.如權利要求1所述的一種基于綜合可編程器件的圖形發生器，其特征是，進一步，所述寫入操作模式為ARM處理器通過DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入繪圖運算數據。
3.如權利要求1所述的一種基于綜合可編程器件的圖形發生器，其特征是，進一步，所述讀取操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器從DDR3SDRAM幀存器件中某個緩沖模塊讀出繪圖數據。
4.如權利要求1所述的一種基于綜合可編程器件的圖形發生器，其特征是，進一步，所述清空操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入全零數據。
【文檔編號】G09G3/36GK103745681SQ201310626809
【公開日】2014年4月23日 申請日期:2013年11月28日 優先權日:2013年11月28日
【發明者】高偉林, 曹峰, 佟川 申請人:蘇州長風航空電子有限公司