專利名稱：移位寄存器單元、移位寄存器和顯示裝置的制作方法
技術領域：
本實用新型涉及有機發光顯示領域，尤其涉及一種移位寄存器單元、移位寄存器和顯示裝置。
背景技術：
隨著平板顯示的發展，高分辨率，窄邊框成為發展的潮流，而要實現高分辨率，窄邊框顯示，面板上集成柵極驅動電路是最重要的解決辦法。對于a-si (非晶硅)和p-si (多晶硅)技術，現有的各種成熟移位寄存電路可以很好的實現這個目標。氧化物TFT (晶體管)作為一種非常有潛力的半導體技術，相比于p-si工藝更簡單，成本更低，相比于a-si遷移率更高，因而越來越受到重視，未來很可能是OLED (有機發光二極管)，柔性顯示的主流背板驅動技術。然而氧化物TFT是一種耗盡型晶體管，而前面提到的a-si TFT和p-si TFT為 增強型的晶體管。圖I為傳統的基本的移位寄存器單元的電路圖。如圖I所示，該基本的移位寄存器單元包括上拉薄膜晶體管Tl、下拉薄膜晶體管T2、自舉電容Cl、上拉控制薄膜晶體管T3、下拉控制薄膜晶體管T4、存儲電容C2、第一時鐘信號輸入端CK、第二時鐘信號輸入端CKB、輸入端Input、復位端Reset和輸出端Output ；上拉節點(PU點)為與Tl的柵極連接的節點，下拉節點(PD點)為與T2的柵極連接的節點；并且從輸入端Input輸入起始信號STV，VGL為低電平。圖2是如圖I所示的基本的移位寄存器單元在工作時各信號的時序圖，VGH為高電平。當使用增強型TFT技術制作該基本的移位寄存器單元的電路時，該基本的移位寄存器單元的電路可以正常工作，見圖2實線部分，然而如果使用氧化物晶體管(耗盡型晶體管)制作該電路時，由于下拉晶體管無法關閉，電路失效，見圖2虛線部分。增強型晶體管和耗盡型晶體管的差別見圖3和圖4，圖3為增強型晶體管的特性曲線圖，圖3的縱軸為增強型晶體管的漏極電流iD，圖3的橫軸為增強型晶體管的柵源電壓Vgs,從圖3上可以看到，當Vgs為零時，iD為零，說明Vgs為零時，增強型晶體管完全關閉；圖4為耗盡型晶體管的特性曲線圖，同樣圖4的縱軸為耗盡型晶體管的漏極電流iD，圖4的橫軸為耗盡型晶體管的柵源電壓Vgs，但圖4顯示的卻是Vgs為零時，iD遠大于零，而只有在柵源電壓Vgs為-6V時，iD才為零，因此，在柵源電壓Vgs為O時耗盡型晶體管仍然處于導通狀態，無法關閉，因此現有的使用a-si技術或p-si技術能正常工作的電路，在運用氧化物晶體管制作時，由于氧化物晶體管不能關閉，漏電流較大，因此如圖I所述的傳統的基本的移位寄存器單元的電路就不再適用。
實用新型內容本實用新型的主要目的在于提供一種移位寄存器單元、移位寄存器和顯示裝置，以解決耗盡型TFT的漏電流問題對移位寄存器的影響。為了達到上述目的，本實用新型提供了一種移位寄存器單元，包括用于在求值階段將上拉節點上拉到高電平，而在復位階段下拉到第一低電平的第一輸出控制模塊，其與上拉節點連接；用于在復位階段和非工作階段將下拉節點上拉到高電平的第二輸出控制模塊，其與下拉節點連接；用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段、預充電階段和非工作階段維持低電平的分級輸出模塊，分別與上拉節點、下拉節點、進位信號輸出端和驅動信號輸出端連接；用于在求值階段通過所述第一輸出控制模塊維持所述上拉節點的電平為高電平 的上拉節點電平維持電容，連接于所述第一低電平輸出端與所述第一薄膜晶體管的源極之間。實施時，所述第一輸出控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管；所述第一薄膜晶體管，柵極和漏極與所述輸入端連接，源極與所述第二薄膜晶體管的漏極連接；所述第二薄膜晶體管，柵極與所述輸入端連接，源極與所述上拉節點連接；所述第三薄膜晶體管，柵極與復位端連接，源極分別與所述第四薄膜晶體管的漏極和第一薄膜晶體管的源極連接，漏極與所述上拉節點連接；所述第四薄膜晶體管，柵極與所述復位端連接，源極與第一低電平輸出端連接。實施時，所述分級輸出模塊包括用于在預充電階段、復位階段和非工作階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得進位信號輸出端輸出第一低電平，并在求值階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得進位信號輸出端輸出高電平的進位輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述進位信號輸出端連接；用于在求值階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得驅動信號輸出端輸出高電平，并在預充電階段、復位階段和非工作階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得驅動信號輸出端輸出第二低電平的驅動輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述驅動信號輸出端連接。實施時，所述進位輸出單元包括第一進位輸出薄膜晶體管和第二進位輸出薄膜晶體管；所述驅動輸出單元包括第一驅動薄膜晶體管、第二驅動薄膜晶體管和自舉電容；所述第一進位輸出控制薄膜晶體管，柵極與所述第一輸出控制模塊連接，源極與所述進位信號輸出端連接，漏極與時鐘信號輸入端連接；所述第二進位輸出薄膜晶體管，柵極與所述第二輸出控制模塊連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端連接；所述第一驅動薄膜晶體管的柵極和源極之間并聯有所述自舉電容；所述第一驅動薄膜晶體管，柵極與所述第一輸出控制模塊連接，源極與所述驅動信號輸出端連接，漏極與所述時鐘信號輸入端連接；所述第二驅動薄膜晶體管，柵極與所述第二輸出控制模塊連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端連接。實施時，第二低電平大于第一低電平。[0026]實施時，所述第二輸出控制模塊包括下拉控制薄膜晶體管和下拉電容，其中所述下拉控制薄膜晶體管，柵極與所述上拉節點連接，源極與第一低電平輸出端連接，漏極分別與所述下拉節點和所述下拉電容的第一端連接；所述下拉電容的第二端與所述時鐘信號輸入端連接。實施時，所述第一進位輸出薄膜晶體管、所述第二進位輸出薄膜晶體管、所述第一驅動薄膜晶體管和所述第二驅動薄膜晶體管都是耗盡型薄膜晶體管。本發明還提供了一種移位寄存器，包括多級上述的移位寄存器單元；除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位 寄存器單元的進位信號輸出端連接；除了最后一級移位寄存器單元，每一級移位寄存器單元的復位端和下一級移位寄存器單元的進位信號輸出端連接；第一級移位寄存器單元的輸入端接入起始信號；最后一級移位寄存器單元的復位端接入最后一級移位寄存器單元輸出的驅動信號。本發明提供了一種顯示裝置，包括上述的移位寄存器。與現有技術相比，本實用新型所述的移位寄存器單元、移位寄存器和顯示裝置，運用上拉節點電平維持電容在求值階段維持上拉節點的電平為高電平，從而去穩定所述分級輸出模塊包括的與上拉節點連接的用于上拉驅動的薄膜晶體管的源極的既有電位，使得該用于上拉驅動信號的薄膜晶體管在柵極電位下拉時，柵極與源極的電壓差小于零同時小于閾值電壓，因此對于耗盡型晶體管，其處于關閉狀態，極大地減小了漏電流，防止了上拉節點電位被下拉，從而解決了耗盡型移位寄存電路的漏電問題，保證了移位寄存器單元的正常工作；并且采用了分級輸出模塊，通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段、預充電階段和非工作階段維持低電平，從而解決耗盡型TFT的漏電流問題對移位寄存器單元的驅動信號的影響。
圖I是傳統的基本的移位寄存器單元的電路圖；圖2是該基本的移位寄存器單元在工作時各信號的時序圖；圖3是增強型晶體管的特性曲線圖；圖4是耗盡型晶體管的特性曲線圖；圖5是本實用新型所述的移位寄存器單元的第一實施例的電路圖；圖6是本實用新型所述的移位寄存器單元的第二實施例的電路圖；圖7是本實用新型所述的移位寄存器單元的第三實施例的電路圖；圖8是本實用新型所述的移位寄存器單元的第三實施例在工作時的各信號的時序圖；圖9是本實用新型所述的移位寄存器單元的第四實施例的電路圖；圖10是本實用新型所述的移位寄存器的一實施例的電路圖。
具體實施方式
[0047]為使得本實用新型的目的、技術方案和優點表達得更加清楚明白，
以下結合附圖及具體實施例對本實用新型再做進一步詳細的說明。本實用新型提供了一種移位寄存器單元、移位寄存器和顯示裝置，以解決耗盡型TFT的漏電流問題對移位寄存器的影響。如圖5所示，本實用新型所述的移位寄存器單元的第一實施例，包括第一輸出控制模塊51，其與上拉節點PU連接，用于在求值階段將上拉節點上拉到高電平，在復位階段將上拉節點下拉到第一低電平；第二輸出控制模塊52，其與下拉節點ro連接，用于在復位階段和非工作階段將下拉節點上拉到高電平；所述第一輸出控制模塊51包括第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3和第四薄膜晶體管T4 ；··[0053]所述第一薄膜晶體管Tl，柵極和漏極與輸入端Input (η)連接，源極所述第二薄膜晶體管Τ2的漏極連接；所述第二薄膜晶體管Τ2，柵極與所述輸入端Input (η)連接，源極與所述上拉節點PU連接；所述第三薄膜晶體管Τ3，柵極與復位端RST (η)連接，源極分別與所述第四薄膜晶體管Τ4的漏極和第一薄膜晶體管Tl的源極連接，漏極與所述上拉節點連接；所述第四薄膜晶體管Τ4，柵極與復位端RST (η)連接，源極與第一低電平輸出端連接；本實用新型所述的移位寄存器單元的第一實施例還包括分級輸出模塊53，分別與上拉節點(PU點)、下拉節點(PD點)、進位信號輸出端CA(η)和驅動信號輸出端OUT(n)連接，用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段和預充電階段和非工作階段維持低電平；上拉節點電平維持電容Cl，連接于所述第一低電平輸出端與所述第一薄膜晶體管的源極Tl之間，用于在求值階段通過所述第一輸出控制模塊51維持所述上拉節點συ點)的電平為高電平；本實用新型所述的移位寄存器單元的第一實施例的進位信號輸出端與下一級移位寄存器單元的輸入端Input (n+1)連接,還與上一級移位寄存器單元的復位端RST (n_l)連接(圖5中未示)；M點是與所述第一薄膜晶體管Tl的源極連接的節點，所述第一低電平輸出端輸出第一低電平VGLl。本實用新型所述的移位寄存器單元的第一實施例，主要是運用上拉節點電平維持電容Cl在求值階段維持所述上拉節點(PU點)的電平為高電平。具體的操作主要是通過電容Cl穩定與PU點連接的薄膜晶體管(圖5中未示)的源極的既有電位，使得該薄膜晶體管在柵極電位下拉時，柵極與源極的電壓差小于零同時小于閾值電壓，因此對于耗盡型晶體管，其處于關閉狀態，極大地減小了漏電流，防止了 PU點電位被下拉，從而解決了耗盡型移位寄存電路的漏電問題，保證了移位寄存器單元的正常工作。并且，在本實用新型所述的移位寄存器單元的第一實施例中，采用了所述分級輸出模塊53，通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段和預充電階段和非工作階段維持低電平，從而解決耗盡型TFT的漏電流問題對移位寄存器單元的驅動信號的影響。如圖6所示，本實用新型所述的移位寄存器單元的第二實施例的電路圖。本實用新型所述的移位寄存器單元的第二實施例基于本實用新型所述的移位寄存器單元的第一實施例。在該第二實施例中，所述分級輸出模塊53包括驅動輸出單元531和進位輸出單元532，其中，所述進位輸出單元532采用第一低電平輸出端驅動；所述驅動輸出單元531采用第二低電平輸出端驅動； 所述進位輸出單元532，用于在預充電階段、復位階段和非工作階段在所述第一輸出控制模塊51的控制下使得進位信號輸出端CA (η)輸出第一低電平VGL1，并在求值階段在第二輸出控制模塊的控制下使得進位信號輸出端輸出高電平；所述驅動輸出單兀531,用于在求值階段在所述第二輸出控制模塊52和第一輸出控制模塊51的控制下使得驅動信號輸出端OUT (η)輸出高電平,并在復位階段在第一輸出控制模塊51和第二輸出控制模塊52的控制下使得驅動信號輸出端OUT (η)輸出第二低電平 VGL2。所述第一低電平輸出端輸出第一低電平VGLl,所述第二低電平輸出端輸出第二低電平VGL2 ；所述第一低電平VGLl和第二低電平VGL2不同，從而避免耗盡型TFT的漏電流問題對移位寄存器單元的驅動信號的影響。如圖7所示，本實用新型所述的移位寄存器單元的第三實施例的電路圖。本實用新型所述的移位寄存器單元的第三實施例基于本實用新型所述的移位寄存器單元的第二實施例。在該第三實施例中，所述進位輸出單元532包括第一進位輸出薄膜晶體管Τ5和第二進位輸出薄膜晶體管Τ6 ；所述驅動輸出單元531包括第一驅動薄膜晶體管Τ7、第二驅動薄膜晶體管Τ8和自舉電容C2 ；所述第一進位輸出薄膜晶體管Τ5，柵極與所述第一輸出控制模塊51連接，源極與所述進位信號輸出端CA (η)連接，漏極與時鐘信號輸入端連接；所述第一驅動薄膜晶體管Τ7的柵極和源極之間并聯有所述自舉電容C2 ；所述第一驅動薄膜晶體管Τ7，柵極與所述第一輸出控制模塊51連接，源極與所述驅動信號輸出端OUT (η)連接，漏極與所述時鐘信號輸入端連接；所述第二進位輸出薄膜晶體管Τ6，柵極與所述第二輸出控制模塊52連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端CA (η)連接；所述第二驅動薄膜晶體管Τ8，柵極與所述第二輸出控制模塊52連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端OUT (η)連接；所述第一輸出控制模塊51還分別與第一低電平輸出端和所述輸入端Input (η)連接；所述第二輸出控制模塊52還與第一低電平輸出端連接。進一步地，Τ5、Τ6、Τ7和Τ8都是η型TFT (薄膜晶體管)；[0082]進一步地，所述第一進位輸出薄膜晶體管T5、所述第二進位輸出薄膜晶體管T6、所述第一驅動薄膜晶體管T7和所述第二驅動薄膜晶體管T8都是耗盡型薄膜晶體管；其中，從時鐘信號輸入端輸入時鐘信號CK,所述第一低電平輸出端輸出第一低電平VGLl，所述第二低電平輸出端輸出第二低電平VGL2，并且VGL1〈VGL2。在本實用新型所述的移位寄存器單元的第三實施例中，點是與所述第一進位輸出控制薄膜晶體管T5的柵極連接的節點，PD點是與所述第二進位輸出控制薄膜晶體管T6的柵極連接的節點。PU點電位、PD點電位分別由第一輸出控制模塊51、第二輸出控制模塊52所控制的。本實用新型所述的移位寄存器單元的第三實施例使用了兩個不同的下拉電位VGLl和VGL2，一個下拉電位VGL2用于驅動信號輸出，一個下拉電位VGLl用于反饋和進位 信號輸出，且VGL2大于VGL1，同時本級移位寄存器單元的輸入部分和復位部分使用了兩個TFT串聯，兩個TFT的中間連在一起，且與電容Cl連接于M點。另外本實用新型所述的移位寄存器單元的第三實施例需要的時鐘信號CK，高電平為VGH，低電平為VGLl ;第二輸出控制模塊52輸出的信號作用于H)點，高電平為VGH，低電平為VGLl ;根據本級移位寄存器單元與上一級移位寄存器單元的復位端RST (η-i)和對下一級移位寄存器單元的輸入端Input (n+1)的連接,可知本級移位寄存器單元的輸入端Input (η)和復位端RST (η)接收到的信號的高電平、低電平分別為VGH、VGLl。如圖8所示，本實用新型所述的移位寄存器單元的第三實施例的工作過程分為三個階段第一個階段為預充電階段SI :時鐘信號輸入端和復位端RST (η)輸出第一低電平VGLl，輸入端Input (η)輸出高電平VGH，因此Τ1、Τ2開啟，通過I3U點對自舉電容C2充電，同時也通過M點對Cl充電；由于Τ4的源極電壓為VGLl，同時RST (η)的電位也為VGLl，因此對于Τ4而言Vgs (柵源電壓)為0，Τ4處于一定的開啟狀態(對應其特性曲線，可以看到其處于線性區，有一定電阻)，隨著輸入端Input (η)對Cl的充電，M點電位迅速升高，對于Τ3，其源極電位為M點的電位，而Τ3的柵極電位為VGL1，因此Τ3的Vgs小于0，當M點電位上升到一定值后，Τ3徹底關閉，由于Τ3關閉，PU點的電位會很快到達VGH ;而PD點的電位為VGL1，Τ6的Vgs為0，Τ6開啟；對于Τ8，由于VGL2大于VGL1，Τ8的Vgs小于0，因此Τ8關閉。由于I3U點電位的升高，Τ5、Τ7開啟，OUT (η)輸出低電平VGL1，CA (η)輸出低電平VGLl ；第二個階段為求值階段S2 CK跳變為高電平，輸入端Input (η)的電位跳變為第一低電平VGLl，RST (η)仍然輸出第一低電平VGLLTl的Vgs和Τ4的Vgs為O,因此Tl和Τ4處于一定的開啟狀態(處于線性區，有一定電阻)；Τ2的柵極電位和Τ3的柵極電位都為VGLl, Τ2的源極電位和Τ3的源極電位為M點電位，M點由于與Cl連接，雖然Cl會通過Tl和Τ4緩慢放電，但M點電位不會很快跳變成VGL1，而是緩慢下降，只要Cl的電容值達到某一預定值，在半個脈寬的時間內Cl兩端的電位差可以保持大于VGLl —定值，因此Τ2的柵源電壓Vgs和Τ3的柵源電壓Vgs小于O且可以保證其處于關閉狀態，Τ2和Τ3的關閉可以使得I3U點電位繼續為高電平保持不變，因此Τ5和Τ7繼續開啟，PD點的電位繼續保持低電平VGL1，因此Τ8繼續關閉，Τ6保持一定的開啟狀態，此時CK為高電平，通過C2將PU點電位進一步提高，Τ5和Τ7進一步開啟，因此OUT (η)輸出高電平VGH，同時CA (η)輸出高電平 VGH ；第三階段為復位階段S3 :CK跳變為第一低電平VGL1，RST (η)和H)點輸出高電平VGH，因此Τ6和Τ8充分開啟，Τ3和Τ4充分開啟，因此I3U點和M點電位被下拉至VGLl，Τ6和Τ8的開啟使得OUT (η)輸出VGL2，而CA (η)輸出VGLl ；到此移位寄存器單元的操作結束，PU點電位下拉至VGLl后，由于OUT (η)輸出VGL2, Τ7的Vgs小于0，Τ7關閉，因此當CK再次為高電平的時候也不會影響到OUT (η)的輸出。而Τ5雖然有可能處于微開啟，但由于Τ6的開啟，因此CA (η)輸出VGLl。圖9是本實用新型所述的移位寄存器單元的第四實施例的電路圖。本實用新型所述的移位寄存器單元的第四實施例基于本實用新型所述的移位寄存器單元的第三實施例。如圖9所示，在該第四實施例中，所述第二輸出控制模塊52包括下拉控制薄膜晶體管T9和上拉電容C3，其中下拉控制薄膜晶體管T9，柵極與所述上拉節點(PU點)連接，源極與第一低電平輸出端連接，漏極分別與所述下拉節點(PD點)和所述上拉電容C3的第一端連接；所述上拉電容C3的第二端與所述時鐘信號輸入端連接。需注意的是本實用新型的第二輸出控制模塊52有很多種方案，如圖9所示的第二輸出控制模塊就是實施例之一，但第二輸出控制模塊的差異并不是本專利與其他方案的本質區別，只要使用了本實用新型的技術方案，第二輸出控制模塊無論使用何種實施例都在本實用新型專利的保護范圍內。本實用新型還提供了一種移位寄存器，包括多級上述的移位寄存器單元；除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接；除了最后一級移位寄存器單元，每一級移位寄存器單元的復位端和下一級移位寄存器單元的進位信號輸出端連接；第一級移位寄存器單元的輸入端接入起始信號；最后一級移位寄存器單元的復位端接入最后一級移位寄存器單元輸出的驅動信號。如圖10所示，本實用新型所述的移位寄存器的一實施例由N級移位寄存器單元連接構成，以作為有源矩陣的行掃描器，N通常為有源矩陣的行數，N為正整數；SI、S2···、Sn、…、SN分別標示的是第一級移位寄存器單元、第二級移位寄存器單元…、第η級移位寄存器單元…、第N級移位寄存器單元；第一時鐘信號輸入端輸出的時鐘信號和第二時鐘信號輸入端輸入的時鐘信號相位相反，占空比為50%;其中，第一級移位寄存器的輸入端IN接入初始脈沖信號STV, STV為高電平有效；最后一級移位寄存器單元的復位端接入最后一級移位寄存器單元輸出的驅動信號;除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接；每一級移位寄存器有兩個輸出端CA (η)為進位信號輸出端，其分別與下一級移位寄存器單元的輸入端Input (n+1)和上一級移位寄存器單元的復位端RST (η-i)連接；OUT (η)為驅動信號輸出端，其與有源矩陣的行掃描線Gn連接；其中，η為正整數，且η小于或等于N ；相鄰兩級移位寄存器單元的時鐘控制信號互為反相，比如如果第一級移位寄存器單元的時鐘輸入端連接時鐘信號CK則與該第一級移位寄存器單元相鄰的第二級移位寄存器單元的時鐘信號輸入端連接時鐘信號CKB，時鐘信號CK和時鐘信號CKB互為反相。本實用新型的實施例還提供一種顯示裝置，包括如以上實施例所述的移位寄存器，所述顯示裝置可以包括液晶顯示裝置，例如液晶面板、液晶電視、手機、液晶顯示器。除了液晶顯示裝置外，所述顯示裝置還可以包括有機發光顯示器或者其他類型的顯示裝置，比如電子閱讀器等。該移位寄存器可以作為顯示裝置的掃描電路或者柵極驅動電路等，以提供逐行掃描功能，將掃描信號送至顯示區域。以上說明對本實用新型而言只是說明性的，而非限制性的，本領域普通技術人員理解，在不脫離所附權利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等 效，但都將落入本實用新型的保護范圍內。
權利要求1.一種移位寄存器單元，其特征在于，包括 用于在求值階段將上拉節點上拉到高電平，而在復位階段下拉到第一低電平的第一輸出控制模塊，其與上拉節點連接； 用于在復位階段和非工作階段將下拉節點上拉到高電平的第二輸出控制模塊，其與下拉節點連接； 用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段、預充電階段和非工作階段維持低電平的分級輸出模塊，分別與上拉節點、下拉節點、進位信號輸出端和驅動信號輸出端連接； 用于在求值階段通過所述第一輸出控制模塊維持所述上拉節點的電平為高電平的上拉節點電平維持電容，連接于所述第一低電平輸出端與所述第一薄膜晶體管的源極之間。
2.如權利要求I所述的移位寄存器單元，其特征在于，所述第一輸出控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管；所述第一薄膜晶體管，柵極和漏極與所述輸入端連接，源極與所述第二薄膜晶體管的漏極連接；所述第二薄膜晶體管，柵極與所述輸入端連接，源極與所述上拉節點連接；所述第三薄膜晶體管，柵極與復位端連接，源極分別與所述第四薄膜晶體管的漏極和第一薄膜晶體管的源極連接，漏極與所述上拉節點連接；所述第四薄膜晶體管，柵極與所述復位端連接，源極與第一低電平輸出端連接。
3.如權利要求2所述的移位寄存器單元，其特征在于，所述分級輸出模塊包括 用于在預充電階段、復位階段和非工作階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得進位信號輸出端輸出第一低電平，并在求值階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得進位信號輸出端輸出高電平的進位輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述進位信號輸出端連接； 用于在求值階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得驅動信號輸出端輸出高電平，并在預充電階段、復位階段和非工作階段在所述第一輸出控制模塊和第二輸出控制模塊的控制下使得驅動信號輸出端輸出第二低電平的驅動輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述驅動信號輸出端連接。
4.如權利要求3所述的移位寄存器單元，其特征在于， 所述進位輸出單元包括第一進位輸出薄膜晶體管和第二進位輸出薄膜晶體管；所述驅動輸出單元包括第一驅動薄膜晶體管、第二驅動薄膜晶體管和自舉電容； 所述第一進位輸出控制薄膜晶體管，柵極與所述第一輸出控制模塊連接，源極與所述進位信號輸出端連接，漏極與時鐘信號輸入端連接； 所述第二進位輸出薄膜晶體管，柵極與所述第二輸出控制模塊連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端連接； 所述第一驅動薄膜晶體管的柵極和源極之間并聯有所述自舉電容； 所述第一驅動薄膜晶體管，柵極與所述第一輸出控制模塊連接，源極與所述驅動信號輸出端連接，漏極與所述時鐘信號輸入端連接； 所述第二驅動薄膜晶體管，柵極與所述第二輸出控制模塊連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端連接。
5.如權利要求4所述的移位寄存器單元，其特征在于，第二低電平大于第一低電平。
6.如權利要求4或5所述的移位寄存器單元，其特征在于，所述第二輸出控制模塊包括下拉控制薄膜晶體管和下拉電容，其中 所述下拉控制薄膜晶體管，柵極與所述上拉節點連接，源極與第一低電平輸出端連接，漏極分別與所述下拉節點和所述下拉電容的第一端連接； 所述下拉電容的第二端與所述時鐘信號輸入端連接。
7.如權利要求6所述的移位寄存器單元，其特征在于， 所述第一進位輸出薄膜晶體管、所述第二進位輸出薄膜晶體管、所述第一驅動薄膜晶體管和所述第二驅動薄膜晶體管都是耗盡型薄膜晶體管。
8.—種移位寄存器，其特征在于，包括多級如權利要求I至7中任一權利要求所述的移位寄存器單元； 除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接； 除了最后一級移位寄存器單元，每一級移位寄存器單元的復位端和下一級移位寄存器單元的進位信號輸出端連接； 第一級移位寄存器單元的輸入端接入起始信號； 最后一級移位寄存器單元的復位端接入最后一級移位寄存器單元輸出的驅動信號。
9.一種顯示裝置，其特征在于，包括如權利要求8所述的移位寄存器。
專利摘要本實用新型提供一種移位寄存器單元、移位寄存器和顯示裝置。所述移位寄存器單元包括第一輸出控制模塊，與上拉節點連接；第二輸出控制模塊，與下拉節點連接；用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段、預充電階段和非工作階段維持低電平的分級輸出模塊，分別與上拉節點、下拉節點、進位信號輸出端和驅動信號輸出端連接；用于在求值階段通過所述第一輸出控制模塊維持所述上拉節點的電平為高電平的上拉節點電平維持電容，連接于所述第一低電平輸出端與所述第一薄膜晶體管的源極之間。本實用新型可以解決耗盡型TFT的漏電流問題對移位寄存器的影響。
文檔編號G09G3/32GK202736497SQ20122037262
公開日2013年2月13日 申請日期2012年7月30日 優先權日2012年7月30日
發明者青海剛, 祁小敬 申請人:京東方科技集團股份有限公司, 成都京東方光電科技有限公司