多功能集成電路和具有多功能集成電路的源極驅動器的制作方法

專利名稱：多功能集成電路和具有多功能集成電路的源極驅動器的制作方法
技術領域：
本發明涉及一種半導體設計技術，并且尤其涉及一種通過包括鎖存、電平移位和 解碼功能而實現小型化設計的集成電路(IC)芯片。可以在源極驅動器件中使用本發明，所 述源極驅動器件是顯示驅動芯片，由此減小驅動芯片的大小。
背景技術：
通常，顯示設備包括源極驅動器件、柵極驅動器和像素陣列。當把數字圖像數據存 儲在顯示設備的像素陣列中時，柵極驅動器順序地驅動多條柵極線，并且源極驅動器件在 被耦合到所驅動柵極線的像素陣列的各像素中存儲并顯示數字圖像數據。
圖1是用于圖示常規的源極驅動器件的框圖。 參照圖1，常規的源極驅動器件包括移位寄存器20、采樣鎖存器30、保持鎖存器 40、電平移位器50、預解碼器60、解碼器70和輸出緩沖器80。 移位寄存器20響應于時鐘信號CLK來移位從外部(例如控制器)輸入的起始脈 沖SP。采樣鎖存器30響應于從移位寄存器20輸出的多個移位信號Sl到SN來采樣從控制 器所輸入的數字圖像數據R/G/B。保持鎖存器40響應于水平同步信號HSYNC來存儲在水平 掃描時間期間所采樣的數字圖像數據R/G/B。 由于保持鎖存器40工作在諸如0. 6V到3. 3V的低壓條件下而解碼器70和輸出緩 沖器80工作在諸如3. 8V到18V的高壓條件下，所以電平移位器50移位并轉換在保持鎖存 器40中所存儲的數字圖像數據R/G/B的電壓電平，由此把電壓電平提供到預解碼器60。預 解碼器60預先解碼從電平移位器50所輸出的數字圖像數據R/G/B，由此向解碼器70輸出 所預先解碼的數字圖像數據。 解碼器70解碼所預先解碼的數字圖像數據，由此向輸出緩沖器80提供從漸變電 壓產生器(未示出)產生的多個漸變電壓VO到VZ中的相應一個。這里，解碼器70執行數 模轉換器(DAC)的功能。輸出緩沖器80緩沖從解碼器70輸出的漸變電壓V0至ljVZ，由此把 它們輸出到輸出墊90。向顯示面板的像素陣列提供從輸出墊90所輸出的漸變電壓VO到 VZ。 如上所述，常規的源極驅動器件在每個通道包括鎖存器、電平移位器、預解碼器、 解碼器和輸出緩沖器。這里，由于跟在電平移位器之后的預解碼器和解碼器由多個用于高 壓的晶體管組成，所以源極驅動器件的尺寸變得很大。特別地是，因為預解碼器由與非門組 成，所以使用大量用于高壓的晶體管。對于可靠性測試來說，測試需要向預解碼器施加高壓 應力，從而還要求用于此測試的測試電路使用用于高壓的晶體管。此外，測試預解碼器花費 大量時間。
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以下參照圖2，詳細解釋用于預解碼器的測試。
圖2是關于一個通道的常規預解碼器的電路圖。 參照圖2，預解碼器包括預解碼部件210和輸入部件220。預解碼部件210包括 十六個四輸入與非門，每個與非門包括多個用于高壓的晶體管。輸入部件220包括用于向 與非門的每個輸入端子輸入邏輯高電平或邏輯低電平的四個反相器，由此向預解碼器施加 高壓應力。這里，每個反相器還包括多個用于高壓的晶體管。 如上所述，常規的源極驅動器件包括由與非門組成的預解碼器。每個與非門使用 四個用于高壓的PMOS晶體管和四個用于高壓的NMOS晶體管。此外，對于可靠性測試來說， 測試電路需要向預解碼器的每個輸入端子施加高壓應力，從而此測試電路還需要使用用于 高壓的晶體管。通過利用被施加到源極驅動器件的預解碼器的數據來代替高壓應力，可以 不用附加的測試電路而測試預解碼器。 在圖2中，為了相對于一個通道向預解碼器的與非門施加高壓應力，利用從 '0000'到'1111'的輸入值向輸入部件220輸入總共十六次高壓應力。因此，測試預解碼器 花費大量時間。 如上所述，由于大量用于高壓的晶體管，常規的源極驅動器件形成了相當大的芯 片尺寸，并且需要大量時間用于可靠性測試。

發明內容
本發明的一個實施例涉及一種具有小芯片尺寸的源極驅動器件。 本發明的另一實施例涉及用于減少可靠性測試時間的源極驅動器件。 本發明的另一實施例涉及通過包括數據存儲、鎖存、電平移位和解碼功能而實現
小型化設計的集成電路(IC)芯片。 本發明的另一實施例涉及一種通過包括電壓限制功能以及數據存儲、鎖存、電平 移位和解碼功能來適用于低功率的IC芯片。 依照本發明的一個方面，提供了一種集成電路(IC)芯片，其包括第一高壓晶體 管，被配置為響應于第一控制信號對存儲節點預充電；解碼部件，被配置為解碼多個輸入信 號以便向所述存儲節點輸出所解碼的信號；和第二高壓晶體管，被配置為響應于第二控制 信號把所述解碼部件的輸出轉送到所述存儲節點。 依照本發明的另一方面，提供了一種集成電路(IC)芯片，其包括第一高壓晶體
管，被配置為響應于第一控制信號對預定節點預充電；解碼部件，被配置為解碼多個輸入信
號以便向所述節點輸出所解碼的信號；第二高壓晶體管，被配置為響應于第二控制信號把
解碼部件的輸出轉送到所述節點；和鎖存部件，被配置為鎖存在所述節點的信號。 依照本發明的又一方面，提供了一種源極驅動器件，其包括采樣鎖存器，被配置
為采樣并鎖存從外部輸入的圖像數據；電路塊，被配置為預先解碼從采樣鎖存器所輸出的
數據，以及響應于控制信號來移位并存儲預先解碼數據的電壓電平；和解碼器，被配置為解
碼預先解碼的圖像數據以便轉送多個漸變電壓之一，其中電路塊包括第一高壓晶體管，被
配置為響應于第一控制信號對存儲節點預充電；預解碼部件，被配置為解碼多個輸入信號
以便向存儲節點輸出所解碼的信號；和第二高壓晶體管，被配置為響應于第二控制信號來
把解碼部件的輸出轉送到存儲節點。
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依照本發明的再一方面，提供了一種源極驅動器件，其包括采樣鎖存器，被配置
為采樣并鎖存從外部輸入的圖像數據；電路塊，被配置為對從采樣鎖存器輸出的數據預先
解碼，以及響應于控制信號來移位并鎖存預先解碼的數據的電壓電平；和解碼器，被配置為
解碼預先解碼的圖像數據以便轉送多個漸變電壓之一，其中電路塊包括第一高壓晶體管，
被配置為響應于第一控制信號來對預定節點預充電；預解碼部件，被配置為解碼多個輸入
信號以便向所述節點輸出所解碼的信號；第二高壓晶體管，被配置為響應于第二控制信號
來向所述節點轉送解碼部件的輸出；和鎖存部件，被配置為鎖存在所述節點的信號。 依照本發明的又一方面，提供了一種集成電路(IC)芯片，其包括第一高壓晶體
管，被配置為對預定節點預充電；鎖存部件，被配置為鎖存在所述節點的信號；解碼部件，
被配置為解碼多個輸入信號以便向所述節點輸出所解碼的信號；和在所述節點和所述解碼
部件的輸出節點之間耦合的第二高壓晶體管，被配置為作為電壓限制器工作。 本發明的其它目的和優點可通過以下描述來理解，并且參考本發明的實施例將變
得更加清楚。而且，對本發明所屬領域的那些技術人員來說易明白的是，可借助要求保護的
裝置及其組合來實現本發明的目的和優點。


圖1是用于圖示常規的源極驅動器件的框圖。
圖2是關于一個通道的常規預解碼器的電路圖。 圖3是依照本發明第一實施例的集成電路(IC)芯片的電路圖。 圖4是依照本發明第二實施例的IC芯片的電路圖。 圖5是依照本發明一個實施例的包括圖3和4中所示出的IC芯片的源極驅動器件的電路圖。 圖6是關于通道的電路塊陣列的電路圖。 圖7A和7B分別示出了在正常模式和測試模式期間被輸入到圖6中的電路塊陣列的數據和命令的時序圖。 圖8A到8C是依照本發明其它實施例的IC芯片的電路圖。
具體實施例方式
以下，依照本發明所屬領域的普通技術人員可以容易地實施本發明技術思想的方式，將參考附圖詳細描述本發明的優選實施例。另外，類似的附圖標記或符號在各處指代類似的元件。 以下，用于高壓的晶體管被稱為高壓晶體管，并且用于低壓的晶體管被稱為低壓
晶體管。此外，用于高壓的PM0S(NM0S)晶體管被稱為高壓PM0S(NM0S)晶體管，并且用于低
壓的PM0S(NM0S)晶體管被稱為低壓PM0S(NM0S)晶體管。 圖3是依照本發明第一實施例的集成電路(IC)芯片的電路圖。 參照圖3，依照本發明第一實施例的IC芯片包括第一高壓晶體管HVT1、解碼部件
320和第二高壓晶體管HVT2。 第一高壓晶體管HVT1包括高壓PM0S晶體管，其具有在第一電源電壓端子VDD和存儲節點SN之間連接的源極-漏極路徑和用于接收第一控制信號C0NT1的柵極，由此響應于第一控制信號C0NT1來對存儲節點SN預充電。第二高壓晶體管HVT2包括高壓NM0S晶體管，其具有在存儲節點SN和解碼部件320的輸出節點之間連接的源極-漏極路徑和用于接收第二控制信號C0NT2的柵極。 在本發明的第一實施例中，第二控制信號C0NT2可以是低壓信號，以保護解碼部件320中的低壓晶體管。從而，第二高壓晶體管HVT2作為電壓限制器工作，并且比第二控制信號C0NT2的電壓電平高的電壓電平不會施加到解碼部件320中的低壓晶體管。
解碼部件320解碼多個輸入信號IN1到IN4，以便向存儲節點SN輸出所解碼的信號。解碼部件320包括多個低壓晶體管LVT1到LVT4，它們串聯在第二高壓晶體管HVT2和第二電源電壓端子VSS之間。每個低壓晶體管LVT1到LVT4由NMOS晶體管組成，所述NMOS晶體管具有用于接收輸入信號IN1到IN4中相應一個的柵極。 依照本發明第一實施例的IC芯片進一步包括被耦合到存儲節點SN的電容器CAP。電容器CAP包括寄生電容器，通過分層放置第一導電層、電介質層和第二導電層來形成所述寄生電容器。 依照本發明第一實施例的IC芯片進一步包括用于向外部輸出在存儲節點SN的信號的緩沖器BUF。緩沖器BUF包括高壓晶體管。 在圖3中所示出的IC芯片中，在第一高壓晶體管HVT1對存儲節點SN預充電之后，
第二高壓晶體管HVT2有選擇地輸出根據輸入信號IN1到IN4被解碼的解碼的信號，由此向
存儲節點SN轉送所解碼的信號。據此，IC芯片借助存儲節點SN而具有數據存儲功能，并
且IC芯片借助解碼部件320而進一步包括解碼/預解碼功能。此外，因為被轉送到存儲節
點SN的解碼的信號的電壓電平通過第一和第二高壓晶體管HVT1和HVT2被移位，所以IC
芯片具有電平移位功能。IC芯片具有用于保護低壓晶體管的電壓限制功能。 如上所述，在圖3中所示出的改進的IC芯片可以通過包括數據存儲功能、電平移
位功能、解碼功能和電壓限制功能來進行小型化設計。此外，因為改進的ic芯片只有充電/
放電電壓而沒有擊穿電壓，所以改進的IC芯片可以工作在低功率條件下。另外，解碼部件
320可以利用低壓NM0S晶體管實現，取代與非門。 圖4是依照本發明第二實施例的IC芯片的電路圖。 參照圖4，除電容器CAP(在圖3中示出)被替換為鎖存器之外，依照第二實施例的IC芯片在配置上類似于圖3中所示出的IC芯片。 鎖存器包括第一反相器INV1和第二反相器INV2。第一反相器INV1接收在存儲節點SN的信號并使其反相，以便向外部輸出所反相的信號，并且第二反相器INV2接收第一反相器INV1的輸出信號并使其反相，以便向存儲節點SN輸出所反相的信號。第一和第二反相器INV1和INV2由高壓晶體管組成。響應于第三控制信號C0NT3和反相的第三控制信號/C0NT3來啟用和禁止第二反相器INV2，并且第二反相器INV2當被啟用時鎖存在存儲節點SN的信號。第一反相器INV1緩沖在存儲節點SN的信號，由此向外部輸出所緩沖的信號。
在圖4中，第一高壓晶體管HVT1、解碼部件320和第二高壓晶體管HVT2與在圖3中所示出的組成元件完全相同，被分配相同的附圖標記，并且將省略或簡化對其的重復解釋。 如上所述，在圖4中所示出的改進的IC芯片不僅具有電平移位功能和解碼/預解碼功能，而且具有鎖存功能，其響應于控制信號在預定時間工作。即，改進的IC芯片可以通過包括鎖存功能、電平移位功能和解碼功能來實現小型化設計。 圖5是依照本發明一個實施例的包括圖3和4中所示出的IC芯片的源極驅動器件的電路圖。 參照圖5，依照本發明實施例的源極驅動器件包括移位寄存器520、采樣鎖存器530、改進的電路塊550、解碼器570和輸出緩沖器580。 移位寄存器520響應于時鐘信號CLK來移位從外部(例如控制器)輸入的起始脈沖SP。采樣鎖存器530響應于從移位寄存器520輸出的多個移位信號Sl到SN來采樣從控制器所輸入的數字圖像數據R/G/B。改進的電路塊550把從采樣鎖存器530所輸出的數據預先解碼，并且響應于控制信號CONT移位并轉換預先解碼的數據的電壓電平。
解碼器570解碼預先解碼的數字圖像數據，以便向輸出緩沖器580轉送從漸變電壓產生器(未示出)產生的多個漸變電壓VO到VZ中的相應一個。這里，解碼器570執行數模轉換器(DAC)的功能。輸出緩沖器580緩沖漸變電壓V0到VZ，以便把它們輸出到輸出墊590。向顯示面板的像素陣列提供從輸出墊590所輸出的漸變電壓VO到VZ。
與圖1中所示出的常規源極驅動器件相比較，依照本發明實施例的源極驅動器件包括改進的電路塊550，該電路塊550包括圖1中所示出的保持鎖存器40、電平移位器50和預解碼器60的功能。由于改進的電路塊550具有與圖3和4中所示出的IC芯片基本上相同的結構，所以將省略或簡化對其的詳細解釋。 改進的電路塊550的解碼部件(圖3和4中所示出的解碼部件320)執行預解碼器的功能，并且輸入信號IN1到IN4是從采樣鎖存器530轉送的數據。被輸入到第二高壓晶體管HVT2的第二控制信號C0NT2包括水平同步信號HSYNC。 在本發明的源極驅動器件中，改進的電路塊550包括多個功能，從而與圖1中所示出的常規源極驅動器件相比較具有較少的晶體管。例如，常規源極驅動器件的預解碼器利用與非門實現，而本發明的預解碼器只利用NMOS晶體管來實現。據此，顯著減少了本發明中所使用的晶體管的數目。 圖6是關于通道的電路塊陣列的電路圖。圖7A和7B分別示出在正常模式和測試模式期間輸入到圖6中的電路塊陣列的數據和命令的時序圖。 參照圖6，電路塊陣列包括輸入部件610、預解碼部件620和功能塊630。功能塊630由高壓晶體管組成，而預解碼部件620由低壓晶體管組成。相應地，輸入部件610也由低壓晶體管組成。 在圖6的構造中，當施加用于可靠性測試的電壓應力時，與功能塊630的多個電路相對應的預解碼部件620中的多個電路的輸出信號可以輸出為相同的邏輯值。如上所述，由于一些電路塊陣列利用低壓晶體管實現，所以可以簡化用于可靠性測試的電路配置。因而，與現有技術相比，可以減小芯片尺寸及其測試時間。 可以通過附加的測試電路來施加電壓應力。這里，構成附加測試電路的晶體管包括低壓晶體管。可以通過在沒有附加測試電路的情況下利用被施加到源極驅動器件的預解碼器的數據代替高壓應力來測試預解碼器。 用于參考，圖7A示出了在正常模式期間分別向輸入部件610和功能塊630輸入數據和控制信號C0NT1和C0NT2。從而，響應于輸入的數據和控制信號C0NT1和C0NT2來執行預充電功能和解碼功能。圖7B示出了在測試模式期間分別向輸入部件610和功能塊630
10輸入數據和控制信號C0NT1和C0NT2。從而，響應于輸入的數據和控制信號C0NT1和C0NT2來執行預充電功能和解碼功能。 特別地是，在圖7B的測試模式期間，響應于控制信號C0NT2，功能塊630中的高壓NMOS晶體管導通，從而根據被輸入到輸入部件610的數據DO到D3來輸出預解碼部件620的輸出結果。 圖8A到8C是依照本發明其它實施例的IC芯片的電路圖。 參照圖8A，IC芯片包括單元電路塊720A和控制部件740A。 IC芯片可以具有由一個控制部件740A控制的多個單元電路塊720A。 單元電路塊720A包括第一高壓晶體管721A、第二高壓晶體管722A、鎖存部件723A和解碼部件724A。 第一高壓晶體管721A包括高壓PMOS晶體管，其具有在第一電源端子VDD和存儲節點SN之間的源極-漏極路徑和用于接收第一柵極信號PIN的柵極，由此響應于第一柵極信號PIN來對存儲節點SN預充電。 第二高壓晶體管722A包括高壓NMOS晶體管，其具有在解碼部件724A的輸出端子和存儲節點SN之間的源極-漏極路徑和用于接收第二柵極信號MIN的柵極，第二柵極信號MIN利用DC電壓來偏置。可以使用具有低電壓電平的信號作為第二柵極信號MIN，由此保護解碼部件724A中的低壓晶體管LVT5到LVT7。這里，第二高壓晶體管722A作為電壓限制器工作。 解碼部件724A包括在第二高壓晶體管722A和第二電源端子地電壓VSS之間串聯耦合的低壓晶體管LVT5到LVT7，并且解碼多個輸入信號IN5到IN7，以便向存儲節點SN提供所解碼的信號。低壓晶體管LVT5到LVT7利用多個低壓NMOS晶體管來實現，所述低壓NMOS晶體管的柵極接收輸入信號IN5到IN7中相應的一個。 鎖存部件723A包括第一和第二反相器INV3和INV4。第一反相器INV3接收在存儲節點SN的信號并使其反相，以便向外部輸出所反相的信號。第二反相器INV4接收第一反相器INV3的輸出信號并使其反相，以便向存儲節點SN輸出所反相的信號。第一和第二反相器INV3和INV4利用高壓晶體管來實現。響應于環路控制信號LCONT來啟用和禁止第二反相器INV4，并且第二反相器INV4當被啟用時鎖存在存儲節點SN的信號。第一反相器INV3緩沖在存儲節點SN的信號，由此向外部輸出所緩沖的信號。 控制部件740A包括用于緩沖預充電信號PCG的第一緩沖器741A，以便向第一高壓晶體管721A的柵極輸出第一柵極信號PIN。第一緩沖器741A包括高壓元件。控制部件740A進一步包括用于緩沖輸入數據的第二緩沖器742A，以便向解碼部件724A輸出輸入信號IN5到IN7。第二緩沖器742A包括低壓元件。 參照圖8B， IC芯片包括單元電路塊720B和控制部件740B。 IC芯片可以具有多個單元電路塊720B，它們由一個控制部件740B來控制。 單元電路塊720B包括第一高壓晶體管721B、第二高壓晶體管722B、鎖存部件723B、解碼部件724B和開關晶體管725。 由于第一高壓晶體管721B、第二高壓晶體管722B和鎖存部件723B具有基本上與圖8A中所示出的IC芯片相同的結構，所以將省略對其的詳細描述。除用于解碼兩個輸入之外，解碼部件724B也具有基本上與圖8A中所示出的解碼部件724A相同的結構。
開關晶體管725包括低壓NM0S晶體管，其具有在第二高壓晶體管722B和解碼部 件724B的輸出節點之間的源極_漏極路徑和用于接收定時控制信號TCONT的柵極。
由于控制部件740B具有基本上與圖8A中所示出的控制部件740A相同的結構，所 以將省略或簡化對其的詳細解釋。 在圖8B中所示出的IC芯片中，第二高壓晶體管722B只作為電壓限制器工作。另 外，通過使開關晶體管725響應于定時控制信號TCONT來工作，可以控制解碼部件724B的 輸出信號被轉送到第二高壓晶體管722B的時間。 參照圖8C，IC芯片包括單元電路塊720C和控制部件740C。 IC芯片可以具有多個 單元電路塊720C，它們由一個控制部件740C來控制。 單元電路塊720C包括第一高壓晶體管721C、第二高壓晶體管722C、鎖存部件723C 和解碼部件724C。 除了輸入到解碼部件724C中的低壓晶體管的各柵極的多個輸入解碼信號不是簡 單的緩沖信號而是包括時間分量之外，第一高壓晶體管721C、第二高壓晶體管722C和鎖存 部件723C具有基本上與圖8A中所示出的IC芯片相同的結構。 即，控制部件740C包括多個D觸發器744，用于響應于定時控制信號TCONT來向解 碼部件724C中的低壓晶體管的各柵極轉送輸入數據。D觸發器744的數目對應于輸入數據 的數目。 在圖8C所示出的IC芯片中，第二高壓晶體管722C只作為電壓限制器工作。此 外，因為輸入的解碼信號具有時間分量，所以可以控制解碼部件724C的輸出信號被轉送到 第二高壓晶體管722C的時間。 緩沖器741C具有基本上與圖8A中所示出的第一緩沖器741A相同的結構。
圖8A到8C中所示出的IC芯片可以通過包括數據存儲功能、電平移位功能、解碼 功能和電壓限制功能來進行小型化設計。此外，因為改進的IC芯片只有充電/放電電壓而 沒有擊穿電壓，所以改進的IC芯片可以工作在低功率條件下。另外，解碼部件724A、724B 和724C利用低壓NMOS晶體管而不是與非門來實現，由此減小了芯片尺寸以及用于可靠性 測試的測試時間。 圖8A到8C中所示出的IC芯片可以被應用于顯示設備的驅動部件。即，圖8A到 8C中所示出的IC芯片可以被應用于圖5中所示出的源極驅動器件的改進的電路塊550。
如上所述，依照本發明的改進的IC芯片通過包括數據存儲/鎖存功能、電平移位 功能和解碼/預解碼功能而具有小型化設計。從而，可以通過使用改進的IC芯片實現源極 驅動器件來減小源極驅動器件的芯片大小。 此外，當施加用于可靠性測試的電壓應力時，與常規的源極驅動器件相比，可以減 少用于可靠性測試的時間。在常規的源極驅動器件中，電平移位器在工作期間其上流過擊 穿電流。然而在本發明中，改進的IC芯片只具有充電/放電電流，使得改進的IC芯片可以 工作在低功率條件下。 如上所述，已經相對于優選實施例具體地描述本發明的技術思想，但是應當注意， 上述實施例只用來說明而并非是限制本發明。特別地是，本領域普通技術人員可以理解，在 不脫離如所附權利要求所定義的本發明精神和范圍的情況下，可以進行各種改變和修改。
權利要求
一種集成電路芯片，包括第一高壓晶體管，被配置為響應于第一控制信號對存儲節點預充電；解碼部件，被配置為解碼多個輸入信號，以便向所述存儲節點輸出所解碼的信號；以及第二高壓晶體管，被配置為響應于第二控制信號向所述存儲節點轉送所述解碼部件的輸出。
2. 如權利要求1所述的集成電路芯片，進一步包括被耦合到所述存儲節點的電容器。
3. 如權利要求2所述的集成電路芯片，其中所述電容器包括寄生電容器。
4. 如權利要求1所述的集成電路芯片，進一步包括被配置為向外部輸出在所述存儲節 點的信號的緩沖器。
5 如權利要求4所述的集成電路芯片，其中所述緩沖器包括高壓晶體管。
6. 如權利要求1所述的集成電路芯片，其中所述解碼部件包括在第一電源電壓端子和 第二高壓晶體管之間串聯耦合的多個低壓晶體管。
7. 如權利要求6所述的集成電路芯片，其中所述低壓晶體管包括其柵極接收輸入信號 的NM0S晶體管。
8. 如權利要求1所述的集成電路芯片，其中第一高壓晶體管包括高壓PM0S晶體管，所 述高壓PM0S晶體管具有在第二電源電壓端子和所述存儲節點之間連接的源極_漏極路徑 和用于接收第一控制信號的柵極。
9. 如權利要求1所述的集成電路芯片，其中第二高壓晶體管包括高壓NMOS晶體管，所 述高壓NM0S晶體管具有在所述存儲節點和所述解碼部件的輸出節點之間連接的源極_漏 極路徑和用于接收第二控制信號的柵極。
10. —種集成電路芯片，包括第一高壓晶體管，被配置為響應于第一控制信號對預定節點預充電； 解碼部件，被配置為解碼多個輸入信號，以便向所述節點輸出所解碼的信號； 第二高壓晶體管，被配置為響應于第二控制信號向所述節點轉送所述解碼部件的輸 出；以及鎖存部件，被配置為鎖存在所述節點的信號。
11. 如權利要求10所述的集成電路芯片，其中所述鎖存部件包括 第一反相器，被配置為接收在所述節點的信號并使該信號反相，以便向外部輸出所反相的信號；禾口第二反相器，被配置為接收第一反相器的輸出信號并使該輸出信號反相，以便向所述 節點輸出所反相的信號，其中第一反相器和第二反相器包括高壓晶體管。
12. 如權利要求11所述的集成電路芯片，其中響應于第三控制信號來啟用和禁止第二 反相器。
13. 如權利要求10所述的集成電路芯片，其中所述解碼部件包括在第一電源電壓端子 和第二高壓晶體管之間串聯耦合的多個低壓晶體管。
14. 如權利要求13所述的集成電路芯片，其中所述低壓晶體管包括其柵極接收輸入信 號的NM0S晶體管。
15. 如權利要求10所述的集成電路芯片，其中第一高壓晶體管包括高壓PM0S晶體管，所述高壓PM0S晶體管具有在第二電源電壓端子和所述節點之間連接的源極_漏極路徑和 用于接收第一控制信號的柵極。
16. 如權利要求10所述的集成電路芯片，其中第二高壓晶體管包括高壓NM0S晶體管， 所述高壓NMOS晶體管具有在所述節點和所述解碼部件的輸出節點之間連接的源極_漏極 路徑和用于接收第二控制信號的柵極。
17. —種源極驅動器件，包括采樣鎖存器，被配置為采樣并鎖存從外部輸入的圖像數據；電路塊，被配置為對從所述采樣鎖存器所輸出的數據進行預解碼，以及響應于控制信 號來移位并存儲預解碼的數據的電壓電平；以及解碼器，被配置為解碼所預解碼的圖像數據，以便轉送多個漸變電壓之一， 其中所述電路塊包括第一高壓晶體管，被配置為響應于第一控制信號對存儲節點預充電； 預解碼部件，被配置為解碼多個輸入信號，以便向所述存儲節點輸出所解碼的信號；以及第二高壓晶體管，被配置為響應于第二控制信號向所述存儲節點轉送所述解碼部件的 輸出。
18. 如權利要求17所述的源極驅動器件，進一步包括被耦合到所述存儲節點的電容器。
19. 如權利要求18所述的源極驅動器件，其中所述電容器包括寄生電容器。
20. 如權利要求17所述的源極驅動器件，進一步包括被配置為向外部輸出在所述存儲 節點的信號的緩沖器。
21. 如權利要求20所述的源極驅動器件，其中所述緩沖器包括高壓晶體管。
22. 如權利要求17所述的源極驅動器件，其中所述預解碼部件包括在第一電源電壓端 子和第二高壓晶體管之間串聯耦合的多個低壓晶體管。
23. 如權利要求22所述的源極驅動器件，其中所述低壓晶體管包括其柵極接收輸入信 號的NM0S晶體管。
24. 如權利要求22所述的源極驅動器件，進一步包括測試部件，所述測試部件被配置 為使與所述電路塊相對應的所述預解碼部件中多個電路的一些輸出信號對于預解碼部件 的可靠性測試來說具有相同的邏輯值。
25. 如權利要求24所述的源極驅動器件，其中所述測試部件包括多個低壓晶體管。
26. 如權利要求17所述的源極驅動器件，其中第一高壓晶體管包括高壓PM0S晶體管， 所述高壓PM0S晶體管具有在第二電源電壓端子和所述存儲節點之間連接的源極_漏極路 徑和用于接收第一控制信號的柵極。
27. 如權利要求17所述的源極驅動器件，其中第二高壓晶體管包括高壓NM0S晶體 管，所述高壓NM0S晶體管具有在所述存儲節點和所述解碼部件的輸出節點之間連接的源 極_漏極路徑和用于接收第二控制信號的柵極。
28. —種源極驅動器件，包括采樣鎖存器，被配置為采樣并鎖存從外部輸入的圖像數據；電路塊，被配置為對從所述采樣鎖存器所輸出的數據進行預解碼，以及響應于控制信號來移位并鎖存預解碼的數據的電壓電平；以及解碼器，被配置為解碼所預解碼的圖像數據，以便轉送多個漸變電壓之一， 其中所述電路塊包括第一高壓晶體管，被配置為響應于第一控制信號對預定節點預充電； 預解碼部件，被配置為解碼多個輸入信號，以便向所述節點輸出所解碼的信號； 第二高壓晶體管，被配置為響應于第二控制信號向所述節點轉送所述解碼部件的輸 出；以及鎖存部件，被配置為鎖存在所述節點的信號。
29. 如權利要求28所述的源極驅動器件，其中所述鎖存部件包括 第一反相器，被配置為接收在所述節點的信號并使該信號反相，以便向外部輸出所反相的信號；禾口第二反相器，被配置為接收第一反相器的輸出信號并使該輸出信號反相，以便向所述 節點輸出所反相的信號，其中第一反相器和第二反相器包括高壓晶體管。
30. 如權利要求29所述的源極驅動器件，其中響應于第三控制信號來啟用和禁止第二 反相器。
31. 如權利要求28所述的源極驅動器件，其中所述預解碼部件包括在第一電源電壓端 子和第二高壓晶體管之間串聯耦合的多個低壓晶體管。
32. 如權利要求31所述的源極驅動器件，其中所述低壓晶體管包括其柵極接收輸入信 號的NM0S晶體管。
33. 如權利要求31所述的源極驅動器件，進一步包括測試部件，所述測試部件被配置 為使與所述電路塊對應的所述預解碼部件中多個電路的一些輸出信號對于預解碼部件的 可靠性測試來說具有相同的邏輯值。
34. 如權利要求33所述的源極驅動器件，其中所述測試部件包括多個低壓晶體管。
35. 如權利要求28所述的源極驅動器件，其中第一高壓晶體管包括高壓PMOS晶體管， 所述高壓PMOS晶體管具有在第二電源電壓端子和所述節點之間連接的源極_漏極路徑和 用于接收第一控制信號的柵極。
36. 如權利要求28所述的源極驅動器件，其中所述第二高壓晶體管包括高壓NM0S晶體 管，所述高壓NMOS晶體管具有在所述節點和所述解碼部件的輸出節點之間連接的源極-漏 極路徑和用于接收第二控制信號的柵極。
37. —種集成電路芯片，包括 第一高壓晶體管，被配置為對預定節點預充電； 鎖存部件，被配置為鎖存在所述節點的信號。解碼部件，被配置為解碼多個輸入信號，以便向所述節點輸出所解碼的信號；以及 耦合在所述節點和所述解碼部件的輸出節點之間的第二高壓晶體管，被配置為作為電 壓限制器工作。
38. 如權利要求37所述的集成電路芯片，其中第二高壓晶體管包括具有用于接收利用 DC電壓偏置的信號的柵極的高壓NMOS晶體管。
39. 如權利要求37所述的集成電路芯片，其中所述解碼部件包括在第一電源電壓端子和第二高壓晶體管之間串聯耦合的多個低壓晶體管。
40. 如權利要求37所述的集成電路芯片，進一步包括開關晶體管，所述開關晶體管被 配置為響應于定時控制信號向第二高壓晶體管轉送所述解碼部件的輸出信號。
41. 如權利要求40所述的集成電路芯片，其中所述開關晶體管包括具有用于接收所述 定時控制信號的柵極的低壓NMOS晶體管。
42. 如權利要求37所述的集成電路芯片，其中被輸入到所述解碼部件的輸入信號包括 時間分量，以控制所述解碼部件的輸出信號被轉送到第二高壓晶體管的時間。
43. 如權利要求42所述的集成電路芯片，進一步包括D觸發器，所述D觸發器被配置為 響應于定時控制信號向所述解碼部件提供輸入數據。
44. 如權利要求37所述的集成電路芯片，其中所述鎖存部件包括高壓晶體管。
全文摘要
公開了一種多功能集成電路和具有所述多功能集成電路的源極驅動器。集成電路(IC)芯片包括第一高壓晶體管，被配置為響應于第一控制信號對存儲節點預充電；解碼部件，被配置為解碼多個輸入信號以便向所述存儲節點輸出所解碼的信號；和第二高壓晶體管，被配置為響應于第二控制信號把所述解碼部件的輸出轉送到所述存儲節點。
文檔編號G09G3/20GK101727808SQ20091017966
公開日2010年6月9日 申請日期2009年10月26日 優先權日2008年10月28日
發明者西村雅人 申請人:美格納半導體有限會社