專利名稱：數(shù)字到模擬轉(zhuǎn)換器的解碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及解碼器，特定而言，涉及數(shù)字到模擬轉(zhuǎn)換器的解碼器。
背景技術(shù)：
二元數(shù)字脈沖作為一和零的長串而出現(xiàn)，且對于人類觀察者來說不具有明顯的意義，但是當(dāng)數(shù)字到模擬轉(zhuǎn)換器(DAC)用于對二元數(shù)字信號進(jìn)行解碼時，有意義的輸出出現(xiàn)。輸出可為語音、圖片、音樂旋律或機(jī)械運(yùn)動。數(shù)字到模擬轉(zhuǎn)換器將代表例如電壓的模擬值的數(shù)字值轉(zhuǎn)換為對應(yīng)于所述模擬值的輸出。
圖1展示了數(shù)字到模擬轉(zhuǎn)換器的功能塊。輸出Outi通過由數(shù)字代碼A0～An-1和 控制的相應(yīng)的解碼器輸入從伽馬電壓Vr0～Vr2n-1選擇。這里，我們選擇An-1作為最高有效位(MSB)并選擇A0作為最低有效位(LSB)。輸出電壓Outi穿過OP緩沖器到突起襯墊(bumppad)Pouti。
常規(guī)而言，線反轉(zhuǎn)LCD源極驅(qū)動器中的數(shù)字到模擬轉(zhuǎn)換器(DAC)的開關(guān)陣列(即，解碼器)由P-型金屬氧化物半導(dǎo)體(PMOS)和N-型金屬氧化物半導(dǎo)體(NMOS)晶體管組成，其由數(shù)字代碼A0～An-1和 所控制，如圖2中所示。每一伽馬電壓Vr0～Vr2n-1傳輸通過由PMOS和NMOS晶體管組成的傳輸門邏輯。當(dāng)開關(guān)陣列設(shè)置在每一輸出電壓的同一水平面上時，用于輸出電壓的每一通道的間距應(yīng)當(dāng)足夠?qū)挕Ａ钊诉z憾地是，源極驅(qū)動器具有有限的寬度，且鑄造也具有掩膜(mask reticle)限制。當(dāng)開關(guān)陣列不是設(shè)置在同一水平面上時，在源極驅(qū)動器中將需要用于伽馬電壓的兩倍的布線跡線(routing-trace)，且源極驅(qū)動器的面積增加。
圖3為同一水平面上的NMOS和PMOS開關(guān)陣列的局部布局圖，其使用常規(guī)的觸點(diǎn)裝置(contact device)。參看圖3，當(dāng)觸點(diǎn)設(shè)置在開關(guān)陣列的同一行中時，只有少數(shù)觸點(diǎn)需要設(shè)置在伽馬電壓之間，使得突起襯墊間距不會增加。然而，當(dāng)觸點(diǎn)設(shè)置在開關(guān)陣列的同一列中時，觸點(diǎn)彼此接近且對于掩膜而言將需要開關(guān)陣列的行與行之間的更多空間，使得開關(guān)陣列的突起襯墊間距增加。
發(fā)明內(nèi)容
因此，本發(fā)明的目的是針對一種數(shù)字到模擬轉(zhuǎn)換器的解碼器。在所述解碼器中，伽馬電壓的通道根據(jù)PMOS和NMOS晶體管的特征而劃分成三個部分。所述通道的一個部分由NMOS開關(guān)陣列控制，所述通道的另一個部分由PMOS開關(guān)陣列控制，且所述通道的另一個部分由所述NMOS和PMOS開關(guān)陣列兩者控制。因此，所述PMOS和NMOS晶體管的數(shù)量可減少。
本發(fā)明的另一目的是針對一種數(shù)字到模擬轉(zhuǎn)換器的解碼器。在所述解碼器中，多個N-型隱埋擴(kuò)散(BDN)層根據(jù)所述數(shù)字信號而設(shè)置在所述NMOS晶體管中的某些晶體管的下方，且多個P-型隱埋擴(kuò)散(BDP)層根據(jù)所述數(shù)字信號而設(shè)置在所述PMOS晶體管中的某些晶體管的下方，使得用于金屬-觸點(diǎn)-多晶硅結(jié)構(gòu)(metal-contact-polystructure)的布局面積減小，且突起襯墊間距也減小。
本發(fā)明針對一種適于將數(shù)字信號轉(zhuǎn)換成電壓信號的數(shù)字到模擬轉(zhuǎn)換器的解碼器。所述解碼器包含第一輸入級，第二輸入級、輸出級、NMOS開關(guān)陣列和PMOS開關(guān)陣列。所述第一輸入級提供多個輸入電壓Vr0～Vr2n-1，其中n為大于或等于零的整數(shù)。所述第二輸入級提供所述數(shù)字信號的多個數(shù)字代碼輸入。所述輸出級用于接收并輸出所述電壓信號。所述NMOS開關(guān)陣列包含k+1列的多個NMOS晶體管，其接收所述第一輸入級的所述輸入電壓Vr0～vrk和所述第二輸入級的所述數(shù)字信號，以對應(yīng)于所述數(shù)字信號將所述輸入電壓Vr0～Vrk中的一個輸出到所述輸出級，其中k為大于或等于零的整數(shù)。所述PMOS開關(guān)陣列包含2″-(k-m+1)列的多個PMOS晶體管，其接收所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1和所述第二輸入級的所述數(shù)字信號，以對應(yīng)于所述數(shù)字信號將所述輸入電壓Vrk-m+1～Vr2n-1中的一個輸出到所述輸出級，其中m為大于或等于零的整數(shù)。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中在所述NMOS開關(guān)陣列中，同一列中的所述NMOS晶體管串聯(lián)連接，而同一行中的所述NMOS晶體管的柵極全部耦合到所述第二輸入級中的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個。另外，第一行中的所述NMOS晶體管的漏極分別耦合到所述第一輸入級中的所述輸入電壓Vr0～Vrk中的一個，且最后一行中的所述NMOS晶體管的源極全部耦合到所述輸出級。此外，多個N-型隱埋擴(kuò)散(BDN)層根據(jù)所述數(shù)字信號而設(shè)置在所述NMOS晶體管中的某些晶體管的下方，使得當(dāng)所述數(shù)字信號輸入時，相應(yīng)的電壓信號輸出。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中所述BDN層連接所述NMOS晶體管的所述源極和漏極。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中在所述PMOS開關(guān)陣列中，同一列中的所述PMOS晶體管串聯(lián)連接，而同一行中的所述PMOS晶體管的柵極全部耦合到所述第二輸入級中的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個。另外，第一行中的所述PMOS晶體管的源極分別耦合到所述第一輸入級中的所述輸入電壓Vrk-m+1～Vr2n-1中的一個，且最后一行中的所述PMOS晶體管的漏極全部耦合到所述輸出級。此外，多個P-型隱埋擴(kuò)散(BDP)層根據(jù)所述數(shù)字信號而設(shè)置在所述PMOS晶體管中的某些晶體管的下方，使得當(dāng)所述數(shù)字信號輸入時，相應(yīng)的電壓信號輸出。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中所述BDP層連接所述PMOS晶體管的所述源極和漏極。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中所述輸入電壓Vr0～Vrk的量值的范圍從Vss到Vdd-VTNB，其中所述Vss代表電源的負(fù)電極，所述Vdd代表所述電源的正電極，且所述VTNB代表NMOS的閾值電壓。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中所述輸入電壓Vrk-m+1～Vr2n-1的量值的范圍從|VTPB|到Vdd，其中所述Vdd代表所述電源的正電極，且所述VTPB代表PMOS的閾值電壓。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中分別耦合到所述電源的所述正電極和所述負(fù)電極的兩個保護(hù)環(huán)設(shè)置在所述NMOS和PMOS開關(guān)陣列之間以避免鎖定效應(yīng)。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其中具有單位長度的空間保留在所述NMOS和PMOS開關(guān)陣列之間以避免鎖定效應(yīng)。
本發(fā)明針對一種用于將數(shù)字信號轉(zhuǎn)換成電壓信號的數(shù)字到模擬轉(zhuǎn)換器的解碼器。所述解碼器包含第一輸入級、第二輸入級、輸出級、NMOS開關(guān)陣列和PMOS開關(guān)陣列。所述第一輸入級提供多個輸入電壓Vr0～Vr2n-1，其中n為大于或等于零的整數(shù)。所述第二輸入級提供所述數(shù)字信號的多個數(shù)字代碼輸入。所述輸出級用于接收并輸出所述電壓信號。所述NMOS開關(guān)陣列包含k+1列的節(jié)點(diǎn)，其中多個NMOS晶體管根據(jù)所述數(shù)字信號而設(shè)置在所述節(jié)點(diǎn)中的某些節(jié)點(diǎn)中。所述NMOS開關(guān)陣列適于接收所述第一輸入級的所述輸入電壓Vr0～Vrk和所述第二輸入級的所述數(shù)字信號，并對應(yīng)于所述數(shù)字信號將所述輸入電壓Vr0～Vrk中的一個輸出到所述輸出級，其中k為大于或等于零的整數(shù)。所述PMOS開關(guān)陣列包含2″-(k-m+1)列的節(jié)點(diǎn)，其中多個PMOS晶體管根據(jù)所述數(shù)字信號而設(shè)置在所述節(jié)點(diǎn)中的某些節(jié)點(diǎn)中。所述PMOS陣列適于接收所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1和所述第二輸入級的所述數(shù)字信號，并對應(yīng)于所述數(shù)字信號將所述輸入電壓Vrk-m+1～Vr2n-1中的一個輸出到所述輸出級，其中m為大于或等于零的整數(shù)。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，在所述NMOS開關(guān)陣列中，同一列中的所述NMOS晶體管串聯(lián)連接，同一行中的所述NMOS晶體管的柵極全部耦合到所述第二輸入級的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個，每一列中的第一個NMOS晶體管的漏極分別耦合到所述第一輸入級的所述輸入電壓Vr0～Vrk中的一個，且每一列中的最后一個NMOS晶體管的源極全部耦合到所述輸出級。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器，在所述PMOS開關(guān)陣列中，同一列中的所述PMOS晶體管串聯(lián)連接，同一行中的所述PMOS晶體管的柵極全部耦合到所述第二輸入級的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個，每一列中的第一個PMOS晶體管的源極分別耦合到所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1中的一個，且每一列中的最后一個PMOS晶體管的漏極全部耦合到所述輸出級。
在本發(fā)明中，所述伽馬電壓選擇由減少的數(shù)目的NMOS和PMOS晶體管根據(jù)所述NMOS和PMOS晶體管的特征而控制，使得開關(guān)陣列的面積減小。此外，采用BDN和BDP時觸點(diǎn)的數(shù)目可減少，使得突起襯墊間距減小。
附圖的包含在于提供對本發(fā)明的進(jìn)一步了解，且并入本說明書中并構(gòu)成本說明書的一部分。所述
了本發(fā)明的實(shí)施例，且與描述一起用來闡釋本發(fā)明的原理。
圖1為數(shù)字到模擬轉(zhuǎn)換器的功能塊圖。
圖2為數(shù)字到模擬轉(zhuǎn)換器的解碼器的電路圖。
圖3為同一水平面上的NMOS和PMOS開關(guān)陣列的局部布局圖。
圖4為說明根據(jù)本發(fā)明的實(shí)施例的數(shù)字代碼與伽馬電壓Vrj之間的關(guān)系圖。
圖5為根據(jù)本發(fā)明的實(shí)施例的數(shù)字到模擬轉(zhuǎn)換器的解碼器的電路圖。
圖6為根據(jù)本發(fā)明的實(shí)施例的圖5的特殊情形示意圖。
圖7為根據(jù)本發(fā)明的實(shí)施例的在同一水平面上的NMOS和PMOS開關(guān)陣列的局部布局圖。
圖8為根據(jù)本發(fā)明的實(shí)施例的NMOS和PMOS開關(guān)陣列的另一布局圖。
圖9為根據(jù)本發(fā)明的實(shí)施例的圖8的替代布局圖。
圖10為根據(jù)本發(fā)明的實(shí)施例的NMOS和PMOS開關(guān)陣列的布局圖。
具體實(shí)施例方式
現(xiàn)在將詳細(xì)參考本發(fā)明的當(dāng)前優(yōu)選實(shí)施例，其實(shí)例將在附圖中說明。在任何可能之處，在附圖和描述中使用相同的參考數(shù)字來指代相同或類似部分。
圖4為說明根據(jù)本發(fā)明的實(shí)施例的數(shù)字代碼與伽馬電壓Vrj之間的關(guān)系圖。參看圖4，數(shù)字代碼A0～An-1和 的值映射到伽馬電壓Vrj。由于PMOS和NMOS晶體管的特征，|VTPB|與Vdd之間的伽馬電壓Vrj可由PMOS晶體管所控制，且Vss與Vdd-VTNB之間的伽馬電壓Vrj可由NMOS晶體管所控制。這里，VTPB為PMOS晶體管的閾值電壓(具有體效應(yīng))，且VTNB為NMOS晶體管的閾值電壓(具有體效應(yīng))。
因此，為減少PMOS和NMOS晶體管的數(shù)量，選擇一個數(shù)字代碼值作為斷點(diǎn)。當(dāng)伽馬電壓位于由腳注值0到k所標(biāo)記的Vr0與Vrk之間時，NMOS晶體管用于控制伽馬電壓選擇。當(dāng)伽馬電壓位于由腳注值(k-m+1)到(2n-1)所標(biāo)記的Vrk-m+1與Vr2n-1之間時，PMOS晶體管用于控制伽馬電壓選擇。此外，當(dāng)伽馬電壓位于由腳注值(k-m+1)到k所標(biāo)記的Vrk-m+1與Vrk之間時，NMOS和PMOS晶體管均用于控制伽馬電壓選擇。
在當(dāng)前實(shí)施例中，選擇電源Vss的負(fù)電極作為最小伽馬電壓，且選擇電源Vdd的正電極作為最大伽馬電壓。然而，應(yīng)注意，最小伽馬電壓Vr0并不限于Vss，且最大伽馬電壓并不限于Vdd。舉例來說，Vr0可為0.1Vdd且Vr2n-1可為0.9Vdd。伽馬電壓Vrj、Vss與Vdd之間的關(guān)系可呈現(xiàn)為Vss≤Vri≤Vdd，i＝0到2n-1。
圖5為根據(jù)本發(fā)明的數(shù)字到模擬轉(zhuǎn)換器的解碼器的電路圖。參看圖5，解碼器包含第一輸入級、第二輸入級、輸出級、NMOS開關(guān)陣列和PMOS開關(guān)陣列。第一輸入級提供多個輸入電壓Vr0～Vr2n-1，其中n為大于或等于零的整數(shù)。第二輸入級提供數(shù)字信號的多個數(shù)字代碼輸入A0， K，An-1， 輸出級用于接收并輸出電壓信號。
另外，NMOS開關(guān)陣列包含k+1列和2×n行的多個NMOS晶體管，其接收第一輸入級的輸入電壓Vr0～Vrk和第二輸入級的數(shù)字信號，以對應(yīng)于數(shù)字信號將輸入電壓Vr0～Vrk中的一個輸出到輸出級，其中k為大于或等于零的整數(shù)。PMOS開關(guān)陣列包含2″-(k-m+1)列和2×n行的多個PMOS晶體管，其接收第一輸入級的輸入電壓Vrk-m+1～Vr2n-1和第二輸入級的數(shù)字信號，以對應(yīng)于數(shù)字信號將輸入電壓Vrk-m+1～Vr2n-1中的一個輸出到輸出級，其中m為大于或等于零的整數(shù)。
此外，在NMOS開關(guān)陣列中，同一列中的NMOS晶體管串聯(lián)連接，而同一行中的NMOS晶體管的柵極全部耦合到第二輸入級中的數(shù)字信號的數(shù)字代碼輸入中的一個。另外，第一行中的NMOS晶體管的漏極分別耦合到第一輸入級中的輸入電壓Vr0～Vrk中的一個，且第2×n行(即，最后一行)中的NMOS晶體管的源極全部耦合到輸出級。此外，N-型隱埋擴(kuò)散(BDN)層根據(jù)數(shù)字信號而設(shè)置在NMOS晶體管中的某些晶體管的下方，使得當(dāng)數(shù)字信號輸入時，相應(yīng)的電壓信號輸出。
在PMOS開關(guān)陣列中，同一列中的PMOS晶體管串聯(lián)連接，而同一行中的PMOS晶體管的柵極全部耦合到第二輸入級中的數(shù)字信號的數(shù)字代碼輸入中的一個。另外，第一行中的PMOS晶體管的源極分別耦合到第一輸入級中的輸入電壓Vrk-m+1～Vr2n-1中的一個，且第2×n行(即，最后一行)中的PMOS晶體管的漏極全部耦合到輸出級。此外，P-型隱埋擴(kuò)散(BDP)層根據(jù)數(shù)字信號而設(shè)置在PMOS晶體管中的某些晶體管的下方，使得當(dāng)數(shù)字信號輸入時，相應(yīng)的電壓信號輸出。
在當(dāng)前實(shí)施例中，DAC的伽馬電壓劃分成范圍從Vrk-m+1到Vr2n-1的高電壓部分和范圍從Vr0到Vrk的低電壓部分。高電壓部分由PMOS開關(guān)陣列傳輸，且低電壓部分由NMOS開關(guān)陣列傳輸，使得晶體管的數(shù)量可減少且達(dá)到細(xì)小的間距。同時，N-型隱埋擴(kuò)散(BDN)和P-型隱埋擴(kuò)散(BDP)層分別用于縮短N(yùn)MOS和PMOS晶體管的源極和柵極，使得金屬-觸點(diǎn)-多晶硅結(jié)構(gòu)的面積可減小。
前述BDP和BDN層在多晶硅層之前形成，并提供用于本發(fā)明的實(shí)施例的更好的半導(dǎo)體工藝。在本發(fā)明中，伽馬電壓Vrj連接到一系列PMOS或NMOS晶體管，使得簡化的電路和布局得以實(shí)現(xiàn)。這里，PMOS晶體管用于高電平伽馬電壓Vrj(Vrj在|VTPB|與Vdd之間)用途中，而NMOS晶體管實(shí)施于低電平伽馬電壓Vrj(Vrj在Vss與Vdd-VTNB之間)中。同時，對于較低的Vdd操作可調(diào)整PMOS和NMOS的閾值電壓(VTPB、VTNB)。此外，額外的連接線可同時添加到伽馬電壓Vrj和將不同的Outi連結(jié)在一起，以增強(qiáng)伽馬電壓電力線的強(qiáng)度。
圖6為根據(jù)本發(fā)明的實(shí)施例的圖5的特殊情形示意圖，其中k等于2n-1-1且m等于0。參看圖6，選擇k作為數(shù)字代碼的中間值，使得NMOS晶體管的數(shù)量等于PMOS晶體管的數(shù)量，且總的晶體管的數(shù)量可減少達(dá)到50％。每一伽馬電壓由單個系列的NMOS晶體管或單個系列的PMOS晶體管所控制。因此，圖6中的電路可通過最小布局來實(shí)施。應(yīng)注意，k和m可為對應(yīng)于不同應(yīng)用的其它值，例如k等于2n-1-5且m等于0，其也可實(shí)現(xiàn)最小布局。
圖7為根據(jù)本發(fā)明的實(shí)施例的在同一水平面上的NMOS和PMOS開關(guān)陣列的局部布局圖。參看圖7，代碼插入(即BDP和BDN)用于連接NMOS和PMOS晶體管的源極和漏極。因此，在多晶硅中不需要設(shè)置觸點(diǎn)，使得突起襯墊間距可減小。以0.5μm 1P2M工藝為例并與如在相關(guān)技術(shù)中所描述的布局進(jìn)行比較，突起襯墊間距從39.98μm(如圖3中所示)減小到33.4μm(如圖7中所示)。
圖8為根據(jù)本發(fā)明的實(shí)施例的NMOS和PMOS開關(guān)陣列的另一布局圖。與如圖7中所描述的實(shí)施例類似，當(dāng)前實(shí)施例也在NMOS和PMOS晶體管中實(shí)施BDP和BDN。用于在NMOS開關(guān)陣列和PMOS開關(guān)陣列中傳輸數(shù)字代碼A0～An-1和 的多晶硅線經(jīng)由跨越Vss和Vdd保護(hù)環(huán)的相應(yīng)的金屬線而分別連接。這里，保護(hù)環(huán)包含分別連接到Vss和Vdd的兩條金屬線，并用于避免NMOS與PMOS開關(guān)陣列之間的鎖定效應(yīng)。
圖9為根據(jù)本發(fā)明的實(shí)施例的圖8的替代布局圖。用于在NMOS和PMOS開關(guān)陣列中傳輸數(shù)字代碼A0～An-1和 的多晶硅線直接連接。在NMOS和PMOS開關(guān)陣列之間保持距離，以防止NMOS和PMOS開關(guān)陣列之間的鎖定效應(yīng)。
圖10為根據(jù)本發(fā)明的實(shí)施例的NMOS和PMOS開關(guān)陣列的布局圖。參看圖10，解碼器包含第一輸入級、第二輸入級、輸出級、NMOS開關(guān)陣列和PMOS開關(guān)陣列。第一輸入級提供多個輸入電壓vr0～Vr2n-1，其中n為大于或等于零的整數(shù)。第二輸入級提供數(shù)字信號的多個數(shù)字代碼輸入A0， K，An-1， 所述輸出級用于接收并輸出電壓信號。
另外，NMOS開關(guān)陣列包含k+1列和2×n行的節(jié)點(diǎn)，其中多個NMOS晶體管根據(jù)數(shù)字信號而設(shè)置在節(jié)點(diǎn)中的某些節(jié)點(diǎn)中。NMOS開關(guān)陣列適于接收第一輸入級的輸入電壓Vr0～Vrk和第二輸入級的數(shù)字信號，并對應(yīng)于數(shù)字信號將輸入電壓Vr0～Vrk中的一個輸出到輸出級，其中k為大于或等于零的整數(shù)。
PMOS開關(guān)陣列包含2″-(k-m+1)列和2×n行的節(jié)點(diǎn)，其中多個PMOS晶體管根據(jù)數(shù)字信號而設(shè)置在節(jié)點(diǎn)中的某些節(jié)點(diǎn)中。PMOS陣列適于接收第一輸入級的輸入電壓Vrk-m+1～Vr2n-1和第二輸入級的數(shù)字信號，并對應(yīng)于數(shù)字信號將輸入電壓Vrk-m+1～Vr2n-1中的一個輸出到輸出級，其中m為大于或等于零的整數(shù)。
此外，在NMOS開關(guān)陣列中，同一列中的NMOS晶體管串聯(lián)連接，同一行中的NMOS晶體管的柵極全部耦合到第二輸入級的數(shù)字信號的數(shù)字代碼輸入中的一個，每一列中的第一個NMOS晶體管的漏極分別耦合到第一輸入級的輸入電壓Vr0～Vrk中的一個，且每一列中的最后一個NMOS晶體管的源極全部耦合到輸出級。
在PMOS開關(guān)陣列中，同一列中的PMOS晶體管串聯(lián)連接，同一行中的PMOS晶體管的柵極全部耦合到第二輸入級的數(shù)字信號的數(shù)字代碼輸入中的一個，每一列中的第一個PMOS晶體管的源極分別耦合到第一輸入級的輸入電壓Vrk-m+1～Vr2n-1中的一個，且每一列中的最后一個PMOS晶體管的漏極全部耦合到輸出級。
在當(dāng)前實(shí)施例中，采用圖8的布局概念和觸點(diǎn)裝置。對于替代布局(圖中未示出)而言，圖9的布局概念也可應(yīng)用到圖10。以0.5μm1P2M工藝為例，用于使用BDN和BDP的布局的突起襯墊間距從33.4μm(如圖7中所示)減小到15.86μm(如圖8中所示)，且用于使用觸點(diǎn)裝置的布局的突起襯墊間距從33.98μm(如圖3中所示)減小到20.54μm(如圖10中所示)。
使用本發(fā)明中的圖7、圖8和圖9的設(shè)計概念，我們可在所述布局中得到下列優(yōu)點(diǎn)(1)突起襯墊間距減小，(2)相應(yīng)的DAC設(shè)計與突起襯墊間距布局相匹配，(3)以規(guī)則的開關(guān)陣列設(shè)計代碼插入(BDN、BDP)，(4)布局面積隨著較小的金屬-觸點(diǎn)-多晶硅結(jié)構(gòu)而減小。我們還可在電路設(shè)計中得到下列優(yōu)點(diǎn)(1)全擺幅(軌對軌)電路，(2)簡化的電路。圖10可得到突起襯墊間距減小的優(yōu)點(diǎn)。
所屬領(lǐng)域的技術(shù)人員將易明了，可在不脫離本發(fā)明的范疇或精神的情況下，對本發(fā)明的結(jié)構(gòu)進(jìn)行各種修改和變化。鑒于上文所述，希望本發(fā)明涵蓋在所附權(quán)利要求書和其等同物范疇內(nèi)的修改和變化。
權(quán)利要求
1.一種用于將數(shù)字信號轉(zhuǎn)換成電壓信號的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其包括第一輸入級，其用于提供多個輸入電壓Vr0～Vr2n-1，其中n為大于或等于零的整數(shù)；第二輸入級，其用于提供所述數(shù)字信號的多個數(shù)字代碼輸入；輸出級，其用于輸出所述電壓信號；N-型金屬氧化物半導(dǎo)體(NMOS)開關(guān)陣列，其中包括k+1列的多個NMOS晶體管，其適于接收所述第一輸入級的所述輸入電壓Vr0～Vrk和所述第二輸入級的所述數(shù)字信號，并對應(yīng)于所述數(shù)字信號將所述輸入電壓Vr0～Vrk中的一個輸出到所述輸出級，其中k為大于或等于零的整數(shù)；和P-型金屬氧化物半導(dǎo)體(PMOS)開關(guān)陣列，其中包括2n-(k-m+1)列的多個PMOS晶體管，其適于接收所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1和所述第二輸入級的所述數(shù)字信號，并對應(yīng)于所述數(shù)字信號將所述輸入電壓Vrk-m+1～Vr2n-1中的一個輸出到所述輸出級，其中m為大于或等于零的整數(shù)。
2.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是在所述NMOS開關(guān)陣列中，同一列中的所述NMOS晶體管串聯(lián)連接，同一行中的所述NMOS晶體管的柵極全部耦合到所述第二輸入級的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個，第一行中的所述NMOS晶體管的漏極分別耦合到所述第一輸入級的所述輸入電壓Vr0～Vrk中的一個，且最后一行中的所述NMOS晶體管的源極全部耦合到所述輸出級，此外，多個N-型隱埋擴(kuò)散(BDN)層根據(jù)所述數(shù)字信號而設(shè)置在所述NMOS晶體管中的某些晶體管的下方，使得當(dāng)所述數(shù)字信號輸入時，所述相應(yīng)的電壓信號輸出。
3.根據(jù)權(quán)利要求2所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述BDN層連接所述NMOS晶體管的所述源極和漏極。
4.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是在所述PMOS開關(guān)陣列中，同一列中的所述PMOS晶體管串聯(lián)連接，同一行中的所述PMOS晶體管的柵極全部耦合到所述第二輸入級的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個，第一行中的所述PMOS晶體管的所述源極分別耦合到所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1中的一個，且最后一行中的所述PMOS晶體管的漏極全部耦合到所述輸出級，此外，多個P-型隱埋擴(kuò)散(BDP)層根據(jù)所述數(shù)字信號而設(shè)置在所述PMOS晶體管中的某些晶體管的下方，使得當(dāng)所述數(shù)字信號輸入時，所述相應(yīng)的電壓信號輸出。
5.根據(jù)權(quán)利要求2所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述BDP層連接所述PMOS的所述源極和漏極。
6.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是當(dāng)k等于2n-1-1時，那么對應(yīng)于所述NMOS和所述PMOS的所述輸入電壓的數(shù)目等于2n-1。
7.根據(jù)權(quán)利要求6所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述NMOS陣列將所述輸入電壓Vr0～Vr2n-1-1中的一個輸出到對應(yīng)于所述數(shù)字信號的所述輸出級，且所述PMOS陣列將所述輸入電壓Vr2n-1～Vr2n-1中的一個輸出到對應(yīng)于所述數(shù)字信號的所述輸出級。
8.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述輸入電壓Vr0～Vrk的量值的范圍從Vss到Vdd-VTNB，其中所述Vss代表電源的負(fù)電極，所述Vdd代表所述電源的正電極，且所述VTNB代表NMOS的閾值電壓。
9.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述輸入電壓Vrk-m+1～Vr2n-1的量值的范圍從|VTPB|到Vdd，其中所述Vdd代表所述電源的正電極，且所述VTPB代表PMOS的閾值電壓。
10.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是分別耦合到所述電源的所述正電極和所述負(fù)電極的兩個保護(hù)環(huán)設(shè)置在所述NMOS和PMOS開關(guān)陣列之間以避免鎖定效應(yīng)。
11.根據(jù)權(quán)利要求1所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是具有單位長度的空間保留在所述NMOS和PMOS開關(guān)陣列之間以避免鎖定效應(yīng)。
12.一種用于將數(shù)字信號轉(zhuǎn)換成電壓信號的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其包括第一輸入級，其用于提供多個輸入電壓Vr0～Vr2n-1，其中n為大于或等于零的整數(shù)；第二輸入級，其用于提供所述數(shù)字信號的多個數(shù)字代碼輸入；輸出級，其用于輸出所述電壓信號；NMOS開關(guān)陣列，其中包括k+1列的多個節(jié)點(diǎn)，其中多個NMOS晶體管根據(jù)所述數(shù)字信號而設(shè)置于所述節(jié)點(diǎn)中的某些節(jié)點(diǎn)中，所述NMOS開關(guān)陣列適于接收所述第一輸入級的所述輸入電壓Vr0～Vrk和所述第二輸入級的所述數(shù)字信號，并對應(yīng)于所述數(shù)字信號將所述輸入電壓Vr0～Vrk中的一個輸出到所述輸出級，其中k為大于或等于零的整數(shù)；和PMOS開關(guān)陣列，其中包括2n-(k-m+1)列的多個節(jié)點(diǎn)，其中多個PMOS晶體管根據(jù)所述數(shù)字信號而設(shè)置于所述節(jié)點(diǎn)中的某些節(jié)點(diǎn)中，所述PMOS開關(guān)陣列適于接收所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1和所述第二輸入級的所述數(shù)字信號，并對應(yīng)于所述數(shù)字信號將所述輸入電壓Vrk-m+1～Vr2n-1中的一個輸出到所述輸出級，其中m為大于或等于零的整數(shù)。
13.根據(jù)權(quán)利要求12所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是在所述NMOS開關(guān)陣列中，同一列中的所述NMOS晶體管串聯(lián)連接，同一行中的所述NMOS晶體管的柵極全部耦合到所述第二輸入級的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個，每一列中的第一個NMOS晶體管的漏極分別耦合到所述第一輸入級的所述輸入電壓Vr0～Vrk中的一個，且每一列中的最后一個NMOS晶體管的源極全部耦合到所述輸出級。
14.根據(jù)權(quán)利要求12所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是在所述PMOS開關(guān)陣列中，同一列中的所述PMOS晶體管串聯(lián)連接，同一行中的所述PMOS晶體管的柵極全部耦合到所述第二輸入級的所述數(shù)字信號的所述數(shù)字代碼輸入中的一個，每一列中的第一個PMOS晶體管的源極分別耦合到所述第一輸入級的所述輸入電壓Vrk-m+1～Vr2n-1中的一個，且每一列中的最后一個PMOS晶體管的漏極全部耦合到所述輸出級。
15.根據(jù)權(quán)利要求12所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述輸入電壓Vr0～Vrk的量值的范圍從Vss到Vdd-VTNB，其中所述Vss代表電源的負(fù)電極，所述Vdd代表所述電源的正電極，且所述VTNB代表NMOS的閾值電壓。
16.根據(jù)權(quán)利要求12所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是所述輸入電壓Vrk-m+1～Vr2n-1的量值的范圍從|VTPB|到Vdd，其中所述Vdd代表所述電源的正電極，且所述VTPB代表PMOS的閾值電壓。
17.根據(jù)權(quán)利要求12所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是分別耦合到所述電源的所述正電極和所述負(fù)電極的兩個保護(hù)環(huán)設(shè)置在所述NMOS和PMOS開關(guān)陣列之間以避免鎖定效應(yīng)。
18.根據(jù)權(quán)利要求12所述的數(shù)字到模擬轉(zhuǎn)換器的解碼器，其特征是具有單位長度的空間保留在所述NMOS和PMOS開關(guān)陣列之間以避免鎖定效應(yīng)。
全文摘要
本發(fā)明揭示一種數(shù)字到模擬轉(zhuǎn)換器的解碼器。在本發(fā)明中，伽馬電壓選擇由減少的數(shù)目的NMOS和PMOS晶體管根據(jù)所述NMOS和PMOS晶體管的特征而控制，使得開關(guān)陣列的布局面積減小。此外，采用N－型隱埋擴(kuò)散(BDN)層和P－型隱埋擴(kuò)散(BDP)層以替換常規(guī)解碼器的布局中的觸點(diǎn)，使得所述布局可簡化且其突起襯墊間距可減小。
文檔編號G09G3/36GK1832352SQ20061005788
公開日2006年9月13日 申請日期2006年3月3日 優(yōu)先權(quán)日2005年3月8日
發(fā)明者蔡志忠, 洪坤成 申請人:奇景光電股份有限公司