專利名稱：適用于控制多種分辨率等離子顯示屏驅動器的方法
技術領域：
本發明涉及一種適用于控制多種分辨率等離子顯示屏，即ACPDP顯示屏驅動器的方法，尤指一種基于FPGA技術的適用于控制多種分辨率ACPDP驅動器的方法，屬ACPDP顯示屏驅動器控制方法的技術領域。
背景技術：
ACPDP顯示屏作為下一代的大屏幕平板顯示器，具有屏幕大、重量輕、機體薄、體積小、亮度高、壽命長、無閃爍、視角大、響應快、無畸變、信息容量大、清晰度高、非線性補償能力強、有記憶功能和機械強度高等優點，其優越的性能和可行性已得到業界的公認。ACPDP顯示屏的結構和發光機理已在歐洲專利EP 0762373A2中公開，這里就不再重復。
ACPDP顯示屏電路系統主要包括以下三個部分1.接口電路接口電路用來為各種信號源提供界面，信號源指標準的VGA信號，NTSC，PAL等制式的電視信號，S-Video信號等。它主要包括寬帶放大電路、A/D變換電路、制式變換電路。接口電路能將各種信號轉換成適合于ACPDP顯示屏電路系統使用的數字信號，如8bit*3的數據RGB信號，控制信號點時鐘(DCLK)，垂直同步(VSYNC)，水平同步(HSYNC)，消隱(BLANK)。
2.驅動器控制電路驅動器控制電路用來處理顯示所需的數據，功能復雜，接口眾多，電路規模大，為整個ACPDP顯示屏電路系統的核心部分。整個ACPDP顯示屏驅動器所需要的控制信號均由此產生。在已有的ACPDP顯示屏電路系統的產品中，驅動器控制電路均包括多片諸如先鋒公司的PD4801A和富士通公司的MB87E701之類的專用集成電路(ASIC)。
3.ACPDP顯示屏驅動器ACPDP顯示器驅動器能將TTL電平的數據轉換成高電壓的輸出信號，并向彩色ACPDP顯示器提供定時的、周期性的脈沖電壓和電流。高壓驅動器有兩組第一組是處理顯示數據的尋址驅動器，它的主要作用是在尋址期接收由驅動器控制電路送來的圖像數據信號，變換成合適的電壓信號，逐行加到尋址電極上去，與Y電極的掃描負脈沖共同作用發生放電，形成壁電荷，完成尋址過程；第二組是負責寫入時掃描和維持放電的行驅動器。
背景技術：
有以下因采用專用集成電路而引起的缺點因受到專用集成電路來源的制約和不可能用分立元件來替代，ACPDP顯示屏電路系統產品的維修極為困難；一組專用集成電路只能與一種分辨率規格的ACPDP顯示屏驅動電路聯用，即使是同一個公司的相同類型的ACPDP顯示屏，只要分辨率不同，使用的專用集成電路就不一樣，通用性差；ACPDP顯示屏目前的產量不大，導致專用集成電路的生產成本高昂。
發明內容
本發明要解決的技術問題是提出一種適用于控制多種分辨率ACPDP顯示屏驅動器的方法。該方法具有通用性強，適用范圍廣，有利于標準化，便于產品維修檢測等優點。
該方法需在以下的ACPDP顯示屏驅動器控制電路內工作。該控制電路能控制四種分辨率的ACPDP顯示屏驅動器，包括單片機1、撥碼開關2、FLASH EEPROM 3、FPGA控制電路4、第一SDRAM 5和第二SDRAM 6，單片機1為有在線下載功能的8位單片機，撥碼開關2為四狀態的選擇開關，根據聯用的ACPDP顯示屏的分辨率選擇狀態，00、01、10和11分別與分辨率640×480、852×480、1280×768和1920×1080對應，FLASH EEPROM 3為大容量閃存，FLASH EEPROM 3內存儲有FPGA控制電路4所需的配置邏輯數據，FPGA控制電路4是現場可編程邏輯集成電路，第一SDRAM 5和第二SDRAM 6是能分別存儲一幀畫面數據的同步動態存儲器，電路連接，撥碼開關2通過數據線與單片機1連接，FLASH EEPROM 3通過數據線、地址線、控制線與單片機1連接，單片機1通過數據線、地址線、控制線與FPGA控制電路4連接，第一SDRAM 5和第二SDRAM 6分別通過數據線、地址線、控制線與FPGA控制電路4連接。該控制電路通過FPGA控制電路4的輸入端和數據線與接口電路8連接；該控制電路通過FPGA控制電路4的輸出端和數據線、控制線與ACPDP顯示屏驅動器7連接。外部圖象信號經接口電路8傳送至FPGA控制電路4的輸入端，FPGA控制電路4輸出的控制信號經FPGA控制電路4的輸出端傳送至ACPDP顯示屏驅動器7。
現結合附圖詳細說明本發明的技術方案。一種適用于控制多種分辨率等離子顯示屏驅動器的方法，其特征在于，包括以下操作步驟第一步撥碼開關2按照聯用的ACPDP顯示器的分辨率的規格撥到對應分辨率的位置，單片機1初始化；第二步單片機1讀取撥碼開關2的設置狀態，根據讀得的狀態所對應的分辨率選擇存儲在FLASH EEPROM 3中相應的FPGA配置邏輯數據；第三步FLASH EEPROM 3中存儲有四段不同的FPGA配置邏輯數據，存儲在四個不同的地址區段，單片機1選取撥碼開關2設置的地址區段的FPGA配置邏輯數據，并讀取該FPGA配置邏輯數據；第四步單片機1按照FPGA標準的配置時序對FPGA控制電路4進行配置；第五步單片機1中止運行，由FPGA控制電路4根據寫入的FPGA配置邏輯數據對其內部的資源進行配置，輸出數字邏輯控制信號，控制ACPDP顯示屏驅動器7，與此同時，第一SDRAM 5和第二SDRAM 6以交替方式工作外部圖像信號的數據寫入第一SDRAM 5時，寫在第二SDRAM 6的另一幀圖像數據則由FPGA控制電路4處理成ACPDP顯示屏顯示所需的數據，送入ACPDP顯示屏驅動電路，在ACPDP顯示屏上顯示相應的圖像，然后，外部圖像信號的數據寫入第二SDRAM 6，ACPDP顯示屏上顯示第一SDRAM 5的一幀圖像數據。
本發明方法的工作原理如下使用單片機1對FPGA控制電路4進行配置，使之能控制多種分辨率的ACPDP顯示屏驅動器7。由于不同分辨率的ACPDP顯示屏驅動器7所需的控制信號不同，因而要使同一塊FPGA集成電路適用于多種分辨率的ACPDP顯示屏驅動器7，就必須改變FPGA控制電路7的配置邏輯數據，以產生不同的驅動器控制信號。本發明的方法將不同的配置邏輯數據存儲在一塊大容量FLASH EEPROM 3閃存中，由單片機1根據撥碼開關2設置的分辨率來選擇相應的配置邏輯數據。對于某種分辨率的ACPDP顯示屏驅動器7，該FPGA集成電路就可以根據相應的配置邏輯數據輸出對應于該分辨率ACPDP顯示屏驅動器7的控制信號。
與背景技術相比，本發明的有益效果是1.多塊專用集成電路由一塊可編程集成電路、單片機、撥碼開關、一塊FLASHEEPROM和兩塊同步動態存儲器替代，由于上述元器件均為通用產品，易于得到，簡化了電路結構，降低了生產成本，便于ACPDP顯示屏電路系統產品維修替換，解除了專用集成電路應用范圍狹窄的制約。
2.只需通過撥碼開關簡單地設置，就可實現用同一塊可編程集成電路控制不同分辨率的ACPDP顯示屏驅動器，大大拓展了通用器件的通用性，達到了一集成電路多用的效果。
圖1是ACPDP顯示屏電路系統的結構框圖。
圖2是按本發明的方法工作的ACPDP顯示屏驅動器控制電路的結構框圖，其中1是單片機，2是撥碼開關，3是FLASH EEPROM，4是FPGA控制電路，5是第一SDRAM，6是第二SDRAM，7是ACPDP顯示屏驅動器，8是接口電路。
圖3是單片機1的工作流程圖。
具體實施例方式
實施例1本實施例將以分辨率為852×480的ACPDP顯示屏為例進一步說明本發明的方法。
按本發明的方法工作的控制電路所用的器件FPGA控制電路4的型號為XILINX公司Virtex-II系列XC2V3000；第一SDRAM 5和第二SDRAM 6為兩片相同的、存儲容量為128Mbit的同步動態存儲器，它們的型號為HY57V283220T；單片機1的型號為PHILIPS公司89LV51RD2；FLASH EEPROM 3是大容量閃存，它的容量和型號分別為16Mbit和SST39VF016。
本實施例的工作過程第一步撥碼開關2按照聯用的ACPDP顯示器的分辨率的規格852×480撥到00的位置，單片機1(89LV51RD2)初始化；第二步單片機1(89LV51RD2)讀取的撥碼開關2的設置狀態00，根據讀得的狀態00所對應的分辨率852×480選擇存儲在FLASH EEPROM 3(SST39VF016)中00000H-7FFFFH地址區段的FPGA配置邏輯數據；第三步單片機1(89LV51RD2)讀取FLASH EEPROM 3(SST39VF016)中00000H-7FFFFH地址區段的FPGA配置邏輯數據；第四步單片機1(89LV51RD2)按照FPGA標準的配置時序對FPGA控制電路4(XC2V3000)進行配置；第五步單片機1(89LV51RD2)中止運行，由FPGA控制電路4(XC2V3000)根據寫入的FPGA配置邏輯數據對其內部的資源進行配置，輸出數字邏輯控制信號，控制ACPDP顯示屏驅動器7，與此同時，第一SDRAM 5(HY57V283220T)和第二SDRAM6(HY57V283220T)以以下方式交替工作外部圖像信號的數據寫入第一SDRAM5(HY57V283220T)時，寫在第二SDRAM6(HY57V283220T)的另一幀畫面數據則由FPGA控制電路4(XC2V3000)處理成ACPDP顯示屏顯示所需的數據，送入ACPDP顯示屏驅動電路，在ACPDP顯示屏上顯示相應的圖像，然后，外部圖像信號的數據寫入第二SDRAM6(HY57V283220T)，ACPDP顯示屏上顯示第一SDRAM5(HY57V283220T)的一幀畫面數據。
實施例2本實施例將以分辨率為640×480的ACPDP顯示屏為例進一步說明本發明的方法。
按本發明的方法工作的控制電路所用的器件與實施例1的相應部分完全相同。
本實施例的工作過程第一步撥碼開關2按照聯用的ACPDP顯示器的分辨率的規格640×480撥到01的位置，單片機1(89LV51RD2)初始化；第二步單片機1(89LV51RD2)讀取的撥碼開關2的設置狀態01，根據讀得的狀態01所對應的分辨率640×480選擇存儲在FLASH EEPROM 3(SST39VF016)中80000H-FFFFFH地址區段的FPGA配置邏輯數據；第三步單片機1(89LV51RD2)讀取FLASH EEPROM 3(SST39VF016)中80000H-FFFFFH地址區段的FPGA配置邏輯數據；第四、五步與實施例1的第四、五步完全相同。
實施例3本實施例將以分辨率為1280×768的ACPDP顯示屏為例進一步說明本發明的方法。
按本發明的方法工作的控制電路所用的器件與實施例1的相應部分完全相同。
本實施例的工作過程第一步撥碼開關2按照聯用的ACPDP顯示器的分辨率的規格1280×768撥到10的位置，單片機1(89LV51RD2)初始化；第二步單片機1(89LV51RD2)讀取的撥碼開關2的設置狀態10，根據讀得的狀態10所對應的分辨率1280×768選擇存儲在FLASH EEPROM 3(SST39VF016)中100000H-17FFFH地址區段的FPGA配置邏輯數據；第三步單片機1(89LV51RD2)讀取FLASH EEPROM 3(SST39VF016)中100000H-17FFFH地址區段的FPGA配置邏輯數據；第四、五步與實施例1的第四、五步完全相同。
實施例4本實施例將以分辨率為1920×1080的ACPDP顯示屏為例進一步說明本發明的方法。
按本發明的方法工作的控制電路所用的器件與實施例1的相應部分完全相同。
本實施例的工作過程第一步撥碼開關2按照聯用的ACPDP顯示器的分辨率的規格1920×1080撥到11的位置，單片機1(89LV51RD2)初始化；第二步單片機1(89LV51RD2)讀取的撥碼開關2的設置狀態11，根據讀得的狀態11所對應的分辨率1920×1080選擇存儲在FLASH EEPROM 3(SST39VF016)中180000H-1FFFFFH地址區段的FPGA配置邏輯數據；第三步單片機1(89LV51RD2)讀取FLASH EEPROM 3(SST39VF016)中180000H-1FFFFFH地址區段的FPGA配置邏輯數據；第四、五步與實施例1的第四、五步完全相同。
權利要求
1.一種適用于控制多種分辨率等離子顯示屏驅動器的方法，其特征在于，包括以下操作步驟第一步撥碼開關2按照聯用的ACPDP顯示器的分辨率的規格撥到對應分辨率的位置，單片機1初始化；第二步單片機1讀取的撥碼開關2的設置狀態，根據讀得的狀態所對應的分辨率選擇存儲在FLASH EEPROM 3中相應的FPGA配置邏輯數據；第三步FLASH EEPROM 3中存儲有四段不同的FPGA配置邏輯數據，存儲在四個不同的地址區段，單片機1選取撥碼開關2設置的地址區段的FPGA配置邏輯數據，并讀取該FPGA配置邏輯數據；第四步單片機1按照FPGA標準的配置時序對FPGA控制電路4進行配置；第五步單片機1中止運行，由FPGA控制電路4根據寫入的FPGA配置邏輯數據對其內部的資源進行配置，輸出數字邏輯控制信號，控制ACPDP顯示屏驅動器7，與此同時，第一SDRAM 5和第二SDRAM 6以交替方式工作外部圖像信號的數據寫入第一SDRAM 5時，寫在第二SDRAM6的另一幀圖像數據則由FPGA控制電路4處理成ACPDP顯示屏顯示所需的數據，送入ACPDP顯示屏驅動電路，在ACPDP顯示屏上顯示相應的圖像，然后，外部圖像信號的數據寫入第二SDRAM 6，ACPDP顯示屏上顯示第一SDRAM 5的一幀圖像數據。
全文摘要
一種適用于控制多種分辨率ACPDP顯示屏驅動器的方法，屬ACPDP顯示屏驅動器控制方法的技術領域。該方法需在由單片機1、撥碼開關2、FLASH EEPROM 3、FPGA控制電路4、第一SDRAM 5和第二SDRAM 6所組成的控制電路內實施，包括以下操作步驟單片機1初始化；讀取撥碼開關2的設置狀態，并選擇存儲在FLASH EEPROM 3中的FPGA配置邏輯數據；選取撥碼開關2設置的地址區段的FPGA配置邏輯數據，并讀取該FPGA配置邏輯數據；按照FPGA標準的配置時序對FPGA控制電路4進行配置；單片機1中止運行，FPGA控制電路4輸出數字邏輯控制信號，控制ACPDP顯示屏驅動器7，與此同時，第一SDRAM 5和第二SDRAM 6交替進行寫入和送顯示的操作。
文檔編號G09F9/313GK1622155SQ2004100931
公開日2005年6月1日 申請日期2004年12月17日 優先權日2004年12月17日
發明者劉錦高, 邱崧, 胡文靜, 王淑仙, 李外云, 孫鳴, 趙雯嫻, 毛敏 申請人:華東師范大學