專利名稱：具有數據保持鎖存器的存儲器設備的制作方法
技術領域：
本發明涉及集成電路，并且更具體地說涉及存儲器設備。
背景技術：
在多端口存儲器設備中，存儲器讀操作和存儲器寫操作嚴重地受到執行這種操作所需的時間量的影響。在寫操作期間，輸入數據斷言(assertion)時間可以取決于與存儲器設備的屬性有關的解碼延遲而改變。例如，由于當斷言時間不充足時將錯誤數據寫入到存儲器，因此與對輸入數據的依賴性有關的不確定性會引起處理器故障。
因此，存在對用于提高存儲器性能的存儲器設計的需要。
通過舉例對本發明進行說明，并且本發明并不局限于附圖，在附圖中相同的參考標記表示相似的元件，并且其中圖1說明了根據本發明一個實施例的集成電路的方框圖；圖2說明了根據本發明一個實施例的存儲器；圖3說明了根據本發明一個實施例的列陣列電路；以及圖4說明了根據本發明一個實施例的用于表示各種信號的時序圖。
本領域技術人員可以理解的是，為了簡單和清楚起見，對附圖中的元件進行了說明，并且這些元件不一定是按比例繪制的。例如，相對于其他元件而言，放大了附圖中的一些元件的尺寸，以有助于提高對本發明實施例的理解。
具體實施例方式
在一個實施例中，存儲器設備包括位線、一列存儲器單元、以及鎖存器電路。該列的存儲器單元與位線相耦合。鎖存器電路具有與數據線相耦合的輸入，以及用于根據數據線的值來提供鎖存值的輸出。該輸出與位線相耦合，以便在存儲器設備操作期間通過所述輸出來連續地確定位線的值。
一個實施例涉及一種用于對存儲器設備進行操作的方法。對一列存儲器單元中的存儲器單元執行多次讀取和多次寫入。與該列存儲器單元相耦合的位線的值在存儲器設備操作期間通過鎖存器輸出來進行連續地控制。在一個實施例中，鎖存器輸出的值可以在由時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上響應于鎖存器輸入的值而發生變化。在一個實施例中，可將值寫入到該列存儲器單元中的存儲器單元中，其中該寫入例如包括使位線的狀態發生變化。在一個實施例中，可將值寫入到該列存儲器單元中的存儲器單元中，其中該寫入例如包括使寫入線的狀態從非寫入狀態變為寫入狀態。
在一個實施例中，存儲器設備包括位線、一列存儲器單元、以及鎖存器電路。該列存儲器單元與位線相耦合。鎖存器電路具有與數據線相耦合的輸入，以及用于根據數據線的值來提供鎖存值的輸出。該輸出與位線相連。
在一個實施例中，存儲器設備包括多對互補位線以及多個鎖存器電路。多對互補位線的每一對與一列存儲器單元相耦合。每個鎖存器電路具有與數據線相耦合的輸入，以及用于根據數據線的值來提供互補鎖存值的第一輸出和第二輸出。對于多個鎖存器電路的每個鎖存器而言，第一輸出與多對位線中的一對位線的第一位線相耦合，以便在存儲器設備操作期間通過第一輸出來連續地確定第一位線的值，并且第二輸出與該對位線的第二位線相耦合，以便在存儲器設備操作期間通過第二輸出來連續地確定第二位線的值。
在一個實施例中，存儲器設備包括位線、一列存儲器單元、以及鎖存器電路。該列存儲器單元與位線相耦合。鎖存器電路具有與數據線相耦合的輸入，以及用于根據數據線的值來提供鎖存值的輸出。該輸出與位線相耦合，以便當且僅當在存儲器設備操作期間該輸出上的值發生變化時位線的值才發生變化。
圖1說明了根據本發明一個實施例的集成電路2。集成電路2包括核心3和總線接口單元(BIU)6。核心3包括時鐘電路4、執行單元5、存儲器控制單元7、以及存儲器10。在一個實施例中，核心3例如可以是處理器核心，并且存儲器10的特征在于例如多端口寄存器堆。
在一個實施例中，在集成電路2的正常操作期間，根據從執行單元5提供給存儲器控制單元7的控制信號8對存儲器10進行寫訪問或讀訪問。控制信號8可以用于啟動存儲器讀操作或存儲器寫操作。執行單元5例如可以是中央處理單元(CPU)或者用于發出控制信號8以將數據存儲到存儲器10中或讀取存儲器10中的數據的數字信號處理單元。時鐘電路4將下述時鐘信號29(CLK 29)提供給存儲器控制單元7、執行單元5、以及存儲器10，其中所述時鐘信號29在一個實施例中被用作計時機制以確定何時將數據寫入到存儲器10或讀取存儲器10的數據。存儲器控制單元7接收來自執行單元5的時鐘信號29和控制信號8，并且根據執行單元5是請求讀操作還是請求寫入操作，來斷言寫使能信號60(WR EN 60)或讀使能信號14(READ EN14)。
在讀操作期間，從存儲器控制單元7將RD ADDRESS 15和READ EN 14提供給存儲器10。存儲器10接收READ EN 14，并且啟用由RD ADDRESS 15指定的存儲器地址位置。從存儲器10讀取由RD ADDRESS 15所指定的存儲器地址位置中的數據，并通過數據線214將其作為DATA-OUT(數據輸出)21 2提供給執行單元5。
在寫操作期間，從存儲器控制單元7將WR ADDRESS 75和WREN 60提供給存儲器10。存儲器10接收WR EN 60，并且啟用由WRADDRESS 75指定的存儲器10中的存儲器地址位置以便用于寫操作。通過數據線213將來自執行單元5的數據(DATA-IN(數據輸入)211)提供給存儲器10，并將其寫入到由WR ADDRESS 75所指定的存儲器10的存儲器地址位置。在其他實施例中，集成電路2可以具有其他結構。
圖2說明了根據本發明一個實施例的存儲器10。存儲器10包括讀行解碼器13、讀字線驅動器38、寫字線驅動線39、寫位線鎖存器76、列控制邏輯25、列陣列電路11、列陣列電路12、反相器70、寫行解碼器62、以及列電路77。讀字線驅動器38包括讀字線驅動器16、讀字線驅動器19、以及讀字線驅動器22。寫字線驅動器39包括寫字線驅動器58、寫字線驅動器61、以及寫字線驅動器64。列陣列電路11包括寫位線鎖存器28、位單元(存儲器單元)31、位單元34、位單元37、以及列電路40。列陣列電路12包括寫位線鎖存器43、位單元46、位單元49、位單元52、以及列電路55。為了便于說明，可以將位單元46、位單元49、位單元52、位單元31、位單元34、以及位單元37稱為位單元陣列69，并且可以將寫字線驅動器39和寫行解碼器62稱為字線產生電路。在所示的實施例中，位單元31位于和位單元46相同的行中。
在一個實施例中，在讀操作期間，存儲器10的讀行解碼器13接收來自存儲器控制單元7(圖1)的讀使能信號14和讀地址15，并且接收來自時鐘電路4(圖1)的時鐘信號29。讀行解碼器13對讀地址15進行解碼，并且確定位單元陣列69中要啟用用于進行讀訪問的那一行位單元。位單元陣列69包括一行或多行位單元，或者一列或多列位單元。讀行解碼器13將行使能信號18輸出到讀字線驅動器38中的、與所解碼的行地址相對應的至少一個讀字線驅動器38。讀字線驅動器38中的與所解碼的行地址相對應的這個讀字線驅動器斷言提供給所選的一行或多行位單元的讀字線信號。在所說明的實施例中，讀字線驅動器16、讀字線驅動器19、或者讀字線驅動器22分別斷言讀字線信號RWL0、RWL1、RWLN中的任何一個。所選行的位單元將讀位線信號(RBL0和RBLB0)作為輸入提供給列電路40，并且將讀位線信號(RBL1和RBLB1)作為輸入提供給列電路55。對于當位單元陣列69具有多行位單元時的情況而言，可以在將讀位線信號RBL0和RBLB0以及讀位線信號RBL1和RBLB1作為輸入提供給列電路40和列電路55之前將其提供給附加的一行或多行位單元。同樣地，對于當位單元陣列69具有多列位單元時的情況而言，將讀字線信號RWL0、RWL1、以及RWLN提供給附加的一列或多列位單元。
列電路40和列電路55分別接收讀位線信號RBL0和RBLB0以及讀位線信號RBL1和RBLB1。列電路40使用讀位線信號RBL0和RBLB0以產生輸出數據(DATA-OUT 0和DATA-OUT B0)，并且列電路55使用讀位線信號以產生輸出數據(DATA-OUT 1和DATA-OUT B1)。此后，可以將輸出數據提供給諸如圖1所示的執行單元5這樣的執行單元以便進行進一步處理。值得注意的是，存儲器10的替換實施例可以包括單個列陣列電路11或多個列陣列電路，但是并不局限于圖2中所描述的那些。
在一個實施例中，在寫操作期間，寫行解碼器62接收寫使能信號60、時鐘信號29、以及寫地址75。寫行解碼器62對寫地址75進行解碼，并且確定哪一行的位單元要啟用用于進行寫訪問。寫行解碼器62將行使能信號68輸出到寫字線驅動器39中的、與所解碼的行地址相對應的至少一個寫字線驅動器39。寫字線驅動器39中的與所解碼的行地址相對應的這個寫字線驅動器斷言提供給所選的一行或多行位單元的寫字線信號。在所說明的實施例中，寫字線驅動器58、寫字線驅動器61、以及寫字線驅動器64通過用于使寫字線驅動器39與位單元陣列69相耦合的寫字線來分別斷言寫字線信號WWL0、WWL1、WWLN中的任何一個。在一個實施例中，在由時鐘信號29的狀態變化所確定的時間上，寫字線信號可以例如從非寫入狀態變為寫入狀態。將例如從執行單元5(未示出)所提供的輸入數據(DATA-IN 0和DATA-IN 1)傳送到寫位線鎖存器76(寫位線鎖存器28和寫位線鎖存器43)。寫位線鎖存器76接收該輸入數據以及通過反相器70而反相的反相時鐘信號29(CLKB 30)。寫位線鎖存器76使用CLKB 30將輸入數據作為寫位線信號WBL0、WBL1以及該寫位線信號的互補信號WBLB0、WBLB驅動到用于使寫位線鎖存器76與位單元陣列69相耦合的寫位線上。此后，將該寫位線信號寫入到位單元陣列69中的所選行的位單元上。對于當位單元陣列69具有多行位單元時的情況而言，將寫位線信號WBL0和WBLB0以及寫位線信號WBL1和WBLB1提供給附加的一行或多行位單元。同樣地，對于當位單元陣列69具有多列位單元時的情況而言，將寫字線信號WWL0、WWL1、以及WWLN提供給附加的一列或多列位單元。在其他實施例中，存儲器10可以具有其他結構。
圖3說明了列陣列電路11的一個實施例。如所說明的，列陣列電路11包括寫位線鎖存器28、位單元31、位單元37、以及列電路40。寫位線鎖存器28通過寫位線200和寫位線202與位單元31和位單元37相耦合。在一個實施例中，寫位線202是寫位線200的互補位線。位單元31和位單元37通過讀位線204和讀位線206與列電路40相耦合。在替換實施例中，可以將附加的位單元添加到列陣列電路11上。圖3未示出位單元34。
在寫操作期間，列陣列電路11的寫位線鎖存器28接收來自反相器70(圖2)的時鐘條狀信號(clockbar signal)30(CLKB 30)以及來自執行單元5(圖1)的輸入數據(DATA-IN 0)。或非(NOR)門107對DATA-IN 0和時鐘條狀信號30進行或非運算，并且將其輸出提供給NMOS晶體管119。或非門103對時鐘條狀信號30和輸入數據DATA-IN 0的反相信號進行或非運算，并且將其輸出提供給NMOS晶體管116。
通常，DATA-IN 0和時鐘條狀信號30可以具有斷言值或取消斷言(deassertion)值的范圍。在一個實施例中，當時鐘條狀信號30為高時，或非門107的輸出以及或非門103的輸出為低。其結果是，NMOS晶體管119和NMOS晶體管116斷開，并且包括有耦合在反相器113兩端的反相器110的鎖存器180主動地保持先前被寫入到鎖存器180中的數據值(如果有的話)。
在一個實施例中，當時鐘條狀信號30為低并且DATA＝IN 0為高時，或非門107的輸出為低，并且或非門103的輸出為高。其結果是，NMOS晶體管119斷開，NMOS晶體管116導通，節點114被拉低，并且反相器110的輸出為高。反相器110的輸出通過反相器113和反相器124進行反相。反相器113使反相器110的輸出反相，并且將其輸出提供給反相器127。被轉換到寫位線200上作為寫位線信號WBL0的反相器127的輸出為高。被轉換到寫位線202上作為寫位線條狀信號(bar signal)WBLB0的反相器124的輸出為低。將寫位線信號WBL0和寫位線條狀信號WBLB0都提供給位單元31。
在一個實施例中，當時鐘條狀信號30為低并且DATA-IN 0為低時，或非門107的輸出為高，并且或非門103的輸出為低。其結果是，NMOS晶體管119導通，并且NMOS晶體管116斷開。因為NMOS晶體管119導通，因此節點115被拉低，并且反相器113的輸出為高。被轉換到寫位線202上作為寫位線條狀信號WBLB0的反相器124的輸出為高，并且被轉換到寫位線204上作為寫位線條狀信號WBL0的反相器127的輸出為低。因此，在寫位線鎖存器28的輸出上的寫位線信號WBL0和寫位線條狀信號WBLB0的值，在由時鐘條狀信號30的狀態變化所確定的時間上，根據輸入數據線上的DATA-IN 0的值而改變值。同樣地，寫位線200和寫位線202的寫位線信號WBL0和寫位線條狀信號WBLB0的值，可以在由時鐘信號的狀態變化所確定的時間上響應于輸入數據線上的值DATA-IN 0而發生變化。將寫位線信號WBL0和寫位線條狀信號WBLB0提供給位單元31。
位單元31在NMOS晶體管133的電流端接收來自反相器127的輸出的寫位線信號WBL0，并且在NMOS晶體管136的電流端接收來自反相器124的輸出的寫位線條狀信號WBLB0。當提供給NMOS晶體管133和NMOS晶體管136的控制端的寫字線信號WWL0為高時，NMOS晶體管133和NMOS晶體管136導通。將節點122拉到已經被轉換到寫位線200上的那個值，并且將節點123拉到已經被轉換到寫位線202上的那個值。因此，當WWL0為高時，位單元31將作為輸入提供的輸入數據DATA-IN 0存儲到列陣列電路11中。當WWL0為低時，NMOS晶體管133和NMOS晶體管136斷開，并且利用反相器121和反相器130來存儲從寫位線200和寫位線202寫入的數據值。
在讀操作期間，當讀字線208上的讀字線信號RWL0為高時，NMOS晶體管139和NMOS晶體管145導通。分別利用NMOS晶體管142和NMOS晶體管148將存儲在節點122上的值的反相值以及存儲在節點123上的值的反相值作為讀位線條狀信號RBLB0傳送到讀位線204以及作為讀位線信號RBL0傳送到讀位線206。當作為輸入提供給列電路40的預充電信號(PCH)為高時，PMOS晶體管151和PMOS晶體管154斷開，并且將讀位線204上的讀位線信號RBLB0的值提供給反相器157，而且將讀位線206上的讀位線信號RBL0的值提供給反相器163。將反相器157的輸出作為輸出數據DATA-OUT0提供給執行單元(未顯示)，并且提供給PMOS晶體管160的控制端。同樣地，將反相器163的輸出作為輸出數據(DATA-OUT B0)提供給執行單元(未示出)，并且提供給PMOS晶體管166的控制端。根據讀位線信號RBL0和讀位線信號RBLB0的值，要么PMOS晶體管160要么PMOS晶體管166斷開。在其他實施例中，寫位線鎖存器28、位單元31、位單元37、和/或列電路40可以具有其他結構。在所示的實施例中，DATA-IN 0信號是單端(single-ended)信號，但是在其他實施例中，它可以是諸如差分信號這樣的其他形式的信號。
圖4說明了根據本發明一個實施例的、表示用于實現對位單元31的讀寫的各種信號的時序圖。如在一個實施例中所描述的，在讀操作期間，當讀使能信號14和時鐘信號29為高時，讀字線信號RWL0為高。可以在例如由于讀行解碼器13和讀字線驅動器38所引起的延遲之后斷言出讀字線信號RWL0為高。一旦讀字線信號RWL0為高，那么讀位線信號RBL0為低并且讀位線條狀信號RBLB0為高，或者讀位線信號RBL0為高并且讀位線條狀信號RBLB0為低。當讀位線RBL0或讀位線條狀信號RBLB0為低時，DATA-OUT 0或DATA-OUT B0為高。當時鐘信號29為低時，讀字線信號RWL0為低，讀位線信號RBL0和讀位線條狀信號RBLB0為高，并且DATA-OUT0和DATA-OUT B0為低。
如圖4中所說明的，當DATA-IN 0和時鐘信號29為高(時鐘條狀信號30為低)時，寫位線信號WBL0為高，并且寫位線條狀信號WBLB0為低。在寫操作期間，當寫使能信號60和時鐘信號29為高時，寫字線信號WWL0為高。可以在例如由于寫行解碼器62和寫字線驅動器39所引起的延遲之后斷言出寫字線信號WWL0為高。當時鐘信號29為低時，寫字線信號WWL0為低。
從圖4的時序圖可以得知，解碼延遲與對時鐘信號29的斷言至對寫字線信號WWL0的斷言有關。鎖存器延遲與對時鐘信號29的斷言至對寫位線信號WBL0的斷言有關。在一個實施例中，在寫操作期間，寫位線信號WBL0保持為高值，直到寫字線信號WWL0為低為止。同樣地，寫位線條狀信號WBLB0保持為低值，直到寫字線信號WWL0為低為止。DATA-IN 0保持為高，直到時鐘信號29為低為止。如所說明的，DATA-IN 0斷言時間與和寫字線信號WWL0有關的解碼延遲無關。
在上述說明書中，已經參考特定實施例對本發明進行了描述。然而，本領域普通技術人員應該理解的是，在不脫離在所附權利要求書中所闡述的本發明的范圍的情況下可做出各種修改和變化。因此，認為說明書和附圖是說明性的而不是限制性的，并且所有這種修改都包括在本發明的范圍之內。
已經就特定實施例而言對益處、其他優點、以及解決問題的方案進行了描述。然而，這些益處、優點、解決問題的方案、以及可能會引起出現任何益處、優點、或解決方案或者使其變得更加突出的任何元素都不應當被認為是任何權利要求或所有權利要求的關鍵性的、所必需的、或者必要的特征或元素。
權利要求
1.一種存儲器設備，包括位線；一列存儲器單元，該列存儲器單元與位線相耦合；以及鎖存器電路，該鎖存器電路具有與數據線相耦合的輸入以及用于根據數據線的值來提供鎖存值的輸出，該輸出與位線相耦合，以便在存儲器設備操作期間通過該輸出來連續地確定位線的值。
2.根據權利要求1的存儲器設備，其中，位線是寫位線。
3.根據權利要求2的存儲器設備，進一步包括讀位線，所述列存儲器單元與該讀位線相耦合。
4.根據權利要求1的存儲器設備，進一步包括第二位線，該第二位線是位線的互補位線，所述列存儲器單元與第二位線相耦合。
5.根據權利要求4的存儲器設備，其中鎖存器電路包括第二輸出，該第二輸出與第二位線相耦合，以便在存儲器設備操作期間通過該第二輸出來連續地確定第二位線的值。
6.根據權利要求1的存儲器設備，其中鎖存器電路包括一對交叉耦合的反相器；鎖存器電路的輸出與該對反相器中的第一反相器的輸入以及該對反相器中的第二反相器的輸出相耦合。
7.根據權利要求6的存儲器設備，其中，鎖存器電路包括第三反相器，該第三反相器具有與鎖存器電路的輸出相連的輸出，以及與所述對反相器中的第一反相器的輸入和所述對反相器中的第二反相器的輸出相連的輸入。
8.根據權利要求1的存儲器設備，其中，鎖存器電路包括用于接收時鐘信號的第二輸入，其中鎖存器電路的輸出上的鎖存值在由時鐘信號的狀態變化所確定的時間上根據數據線的值而改變值。
9.根據權利要求8的存儲器設備，其中，位線的值在由時鐘信號的狀態變化所確定的時間上僅響應于數據線上的值而改變。
10.根據權利要求8的存儲器設備，進一步包括字線，該字線與所述列存儲器單元中的存儲器單元相耦合，以便將寫信號傳送到該存儲器單元；字線產生電路，該字線產生電路具有與字線相耦合的輸出以提供所述寫信號，所述字線產生電路包括用于接收時鐘信號的輸入，其中所述寫信號在字線產生電路的輸入上所接收到的時鐘信號的狀態變化所確定的時間上改變狀態；其中，從公共時鐘信號中產生由字線產生電路所接收到的時鐘信號以及在鎖存器的第二輸入上所接收到的時鐘信號。
11.根據權利要求10的存儲器設備，其中鎖存器電路的輸出上的值在公共時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上根據數據線的值而改變值；所述寫信號在公共時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上從非寫入狀態變為寫入狀態。
12.根據權利要求11的存儲器設備，其中所述寫信號在公共時鐘信號從第二狀態至第一狀態的狀態變化所確定的時間上從寫入狀態變為非寫入狀態。
13.根據權利要求1的存儲器設備，進一步包括第二位線；第二列存儲器單元，該第二列存儲器單元與第二位線相耦合；第二鎖存器電路，該第二鎖存器電路具有與第二數據線相耦合的第二輸入，以及用于根據第二數據線的值來提供鎖存值的第二輸出，該第二鎖存器電路的第二輸出與第二位線相耦合，以便在存儲器設備操作期間通過該第二輸出來連續地確定第二位線的值。
14.根據權利要求13的存儲器設備，其中，所述列存儲器單元包括位于與第二列存儲器單元中的存儲器單元相同的一行中的存儲器單元。
15.根據權利要求1的存儲器設備，其中，位線的值僅響應于數據線的值而改變。
16.根據權利要求1的存儲器設備，其中，該存儲器設備的特征在于多端口寄存器堆。
17.根據權利要求1的存儲器設備，其中，所述輸出與位線相耦合，以便在包括對所述列存儲器單元中的存儲器單元進行的所有存儲器讀取的存儲器設備操作期間通過所述輸出來連續地確定位線的值。
18.一種集成電路，包括如權利要求1所述的存儲器設備，其中該集成電路進一步包括處理器核心。
19.根據權利要求1的存儲器設備，其中，在存儲器設備操作期間執行對所述列存儲器單元中的存儲器單元的讀寫。
20.一種用于對存儲器設備進行操作的方法，包括對存儲器設備進行操作，其中包括對一列存儲器單元中的存儲器單元執行多次讀取和多次寫入；在所述操作步驟期間利用鎖存器輸出來對與所述列存儲器單元相耦合的位線的值進行連續地控制。
21.根據權利要求20的方法，進一步包括在時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上，響應于鎖存器輸入的值，而改變鎖存器輸出的值。
22.根據權利要求20的方法，進一步包括將值寫入到所述列存儲器單元中的存儲器單元中，其中該寫入步驟包括改變位線的狀態。
23.根據權利要求22的方法，其中該寫入步驟包括使與所述存儲器單元相耦合的寫入線的狀態從非寫入狀態變為寫入狀態。
24.根據權利要求23的方法，其中改變位線的狀態的步驟包括在時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上改變狀態；改變寫入線的狀態的步驟進一步包括在時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上改變狀態。
25.根據權利要求24的方法，其中，所述寫入步驟進一步包括在時鐘信號從第二狀態至第一狀態的狀態變化所確定的時間上使寫入線的狀態從寫入狀態變為非寫入狀態。
26.根據權利要求22的方法，其中，所述寫入步驟進一步包括在時鐘信號從第一狀態至第二狀態的狀態變化所確定的時間上使寫入線的狀態從寫入狀態變為非寫入狀態。
27.根據權利要求22的方法，其中，所述寫入步驟包括使位線的狀態從第一狀態變為第二狀態，其中該方法進一步包括在所述寫入步驟之后將另一值寫入到所述列存儲器單元中的存儲器單元中，其中，寫入另一值的步驟包括改變位線的狀態，其中在所述寫入步驟中改變狀態的步驟與寫入另一值的步驟之間不執行對所述列存儲器單元中的存儲器單元的其他寫入；其中，在從所述寫入步驟中改變狀態至所述寫入另一值的步驟中改變狀態的時間內，位線保持在第二狀態。
28.根據權利要求27的方法，進一步包括在所述寫入步驟之后并且在所述寫入另一值的步驟之前，讀取所述列存儲器單元中的存儲器單元的值，其中，位線保持在第二狀態而與正在讀取的存儲器單元的值無關。
29.根據權利要求20的方法，進一步包括在所述操作步驟期間利用鎖存器輸出來對與所述列存儲器單元相耦合的第二位線的值進行連續地控制，該第二位線是所述位線的互補位線。
30.根據權利要求20的方法，其中，所述對存儲器設備進行操作的步驟進一步包括對第二列存儲器單元中的存儲器單元執行多次讀取和多次寫入，該方法進一步包括在所述操作步驟期間利用第二鎖存器輸出來對與第二列存儲器單元相耦合的第二位線的值進行連續地控制。
31.一種存儲器設備，包括位線；一列存儲器單元，該列存儲器單元與位線相耦合；以及鎖存器電路，該鎖存器電路具有與數據線相耦合的輸入以及用于根據數據線的值來提供鎖存值的輸出，該輸出與位線相連。
32.根據權利要求31的存儲器設備，進一步包括第二位線；第二列存儲器單元，該第二列存儲器單元與第二位線相耦合；第二鎖存器電路，該第二鎖存器電路具有與第二數據線相耦合的第二輸入，以及用于根據第二數據線的值來提供鎖存值的第二輸出，該第二輸出與第二位線相連。
33.一種存儲器設備，包括多對互補位線，其中所述多對互補位線中的每一對與一列存儲器單元相耦合；多個鎖存器電路，每個鎖存器電路具有與數據線相耦合的輸入，以及用于根據數據線的值來提供互補的鎖存值的第一輸出和第二輸出；其中，對于多個鎖存器電路中的每個鎖存器而言，第一輸出與所述多對位線中的一對位線的第一位線相耦合，以便在存儲器設備操作期間通過第一輸出來連續地確定第一位線的值，并且第二輸出與該對位線的第二位線相耦合，以便在存儲器設備操作期間通過第二輸出來連續地確定第二位線的值。
34.一種存儲器設備，包括位線；一列存儲器單元，該列存儲器單元與位線相耦合；以及鎖存器電路，該鎖存器電路具有與數據線相耦合的輸入以及用于根據數據線的值來提供鎖存值的輸出，該輸出與位線相耦合，以便當且僅當在存儲器設備操作期間所述輸出上的值發生變化時位線的值才發生變化。
全文摘要
一種存儲器設備，包括多對互補位線(200，202)以及多個鎖存器電路。多對互補位線中的每一對與一列存儲器單元(31，37)相耦合。每個鎖存器電路具有與數據線相耦合的輸入，以及根據數據線的值來提供互補的鎖存值的第一輸出和第二輸出。對于多個鎖存器中的每個鎖存器而言，第一輸出與所述多對位線中的一對位線的第一位線相耦合，以便在存儲器設備操作期間通過第一輸出來連續地確定第一位線的值，并且第二輸出與該對位線的第二位線相耦合，以便在存儲器設備操作期間通過第二輸出來連續地確定第二位線的值。
文檔編號E06C7/10GK101023237SQ200580018902
公開日2007年8月22日 申請日期2005年5月5日 優先權日2004年6月10日
發明者拉文德拉拉·拉瑪拉朱, 喬治·P·霍克斯特拉, 普拉山特·U·肯卡萊 申請人:飛思卡爾半導體公司