使用非易失性納米管塊的存儲元件和交叉點開關及其陣列的制作方法

專利名稱：使用非易失性納米管塊的存儲元件和交叉點開關及其陣列的制作方法
技術領域：
本申請一般涉及納米管元件的開關裝置及存儲器存儲元件的領域。 現有技術的討論
數字邏輯電路是用于個人計算機、例如個人管理器及計算器的便攜電 子裝置、電子娛樂裝置，以及電器、電話交換系統、汽車、飛機及其它制 造品的控制電路。數字邏輯電路包括可以是相同芯片上獨立或結合(集成) 的邏輯及存儲器功能。持續增加邏輯及存儲器的量是必需的。
邏輯電路設計的重要特征為短期上市、短暫的無誤設計周期，以及現 場環境中修改邏輯功能以更佳地符合應用需求的能力。交叉點開關矩陣有 助于符合這些需求。然而，需提高交叉點開關矩陣密度并需要改善集成的 容易性。
對于啟用較大存儲器功能的獨立或嵌入的越來越密集的存儲器存在著 不斷增加的需求，其范圍自數百KB至超過1GB的存儲器。這些越大的存 儲器要求越來越高的密度，更大量的販賣，每比特更低的成本，更高速的 運行，并耗費更低的功率。挑戰半導體行業的這些需求使用改進的工藝特 征快速地縮小幾何形狀。增加的存儲器密度需要更小的單元(cell)，其包 括更小的選擇晶體管及更小的儲存節點。經由使用更小的單元尺寸降低了 每比特的功耗。
雙極或FET開關元件所構建的集成電路通常是易失性的。當將電力施
予該裝置時，它們僅維持其內部邏輯狀態。當電力移除時內部狀態便丟失， 除非一些非易失性存儲器電路在裝置內部或外部添加以維持邏輯狀態，諸如EEPROM (電可擦除可編程只讀存儲器)。即使使用了非易失性存儲器
來維持邏輯狀態，附加電路系統也必須在失去電力之前將數字邏輯狀態轉 移至存儲器，并在裝置恢復電力時恢復各個邏輯電路的狀態。避免易失性 數字電路中信息丟失的其余解決方案，例如電池備份，也會增加數字設計 的成本及復雜性。
已提出使用納米級線的裝置，例如單壁碳納米管，以形成結用作存儲
單元的交叉開關結(參照WO 01/03208，基于納米級線的器件、陣列及其 帝lj造方法("Nanoscopic Wire-Based Devices, Arrays, and Methods of Their Manufacture");及Thomas Rueckes等人在2000年7月7日發表的Science, vol. 289， pp. 94-97的"用于分子計算的基于碳納米管的非易失性隨機存取存 儲器")("Carbon Nanotube-Based Nonvolatile Random Access Memory for Molecular Computing")。以下這些裝置稱為納米管線交叉開關存儲器
(NTWCM)。在這些建議下，懸掛在其它線上的個別單壁納米管線限定存 儲單元。電信號被寫入一條或兩條線，以使其實際上彼此吸引或排斥。每 一物理狀態(即相吸引或排斥線)對應于一電氣狀態。相排斥線為一開啟 電路結。相吸引線為一形成整流結的關閉狀態。當電力從結移除時，線便 維持其物理(及因而電氣)狀態，由此形成非易失性存儲單元。
題為"使用納米管帶狀元件的機電存儲器陣列及其制造方法"
("Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same")的美國專利No. 6,919,592公開了諸如存儲單元的機電電路， 其中電路包括具有導電跡線并支持從襯底表面延伸的結構。可機電變形的 納米管帶狀元件或開關藉跨越導電跡線的支架而懸掛。每一帶狀元件包括 一個或多個納米管。帶狀元件典型地由從納米管的層狀或纏結結構選擇性 地移除材料而形成。
例如，如美國專利No. 6,919,592中所公開地，納米結構可圖形化為帶 狀元件，且該帶狀元件可用作創建非易失性機電存儲單元的組件。該帶狀 元件可偏轉響應于控制跡線和/或該帶狀元件的電刺激機電偏轉。該帶狀元 件的偏轉物理狀態可用來代表相應的信息狀態。該偏轉物理狀態具有非易 失性屬性，表示盡管存儲單元的電力移除該帶狀元件仍維持其物理(及因此信息)狀態。如題為"機電三跡線結器件"("Electromechanical Three-Trace Junction Devices")的美國專利No. 6，911，682所公開的，三跡線架構可用于 機電存儲單元，其中這些跡線中的兩跡線為控制帶狀元件的偏轉的電極。
己提出用于數字信息儲存的機電雙穩態裝置的使用(參照題為"包括微 機械存儲元件的非易失性存儲器器件"("Non-volatile Memory Device Including a Micro-Mechanical Storage Element")的美國專利No. 4,979,149)。
基于碳納米管(包括由其構建的單層)及金屬電極的雙穩態納米機電 開關的創建及操作在與本申請有共同受讓人的較早專利申請中已詳述，例 如下列結合的專利文獻。

發明內容
本發明提供使用非易失性納米管元件的非易失性存儲元件與交叉點開 關及其陣列。
在一方面下，包覆納米管開關包括(a)包括未對齊的多個納米管的 納米管元件，該納米管元件具有頂面、底面及多個側面；(b)與該納米管 元件接觸的第一和第二導電端子，其中該第一導電端子置于且實質上覆蓋 該納米管元件的整個頂面，且其中該第二導電端子至少接觸該納米管元件 的底面的一部分；及(c)控制電路與該第一及第二導電端子電連通并可向 其施加電刺激，其中該納米管元件能夠響應于該控制電路施加到該第一及 第二導電端子的相應多個電氣刺激的多個電子狀態之間切換，且其中對多
個電子狀態的每一不同電子狀態而言，該納米管元件提供該第一及第二導 電端子之間具有相應不同電阻的電路徑。
一個或多個實施例包括一個或多個下列特征。該第一導電端子也被置 于且實質上覆蓋該納米管元件的個多側面中的至少一側面。該第一導電端 子也被置于且實質上覆蓋該多個側面。 一絕緣體層與該納米管元件的底面 接觸，該絕緣體層及該第二導電端子實質上一起覆蓋該納米管元件的整個 底面。 一絕緣體層與該納米管元件的底面及該納米管元件的側面之一的至 少之一接觸。該絕緣體層包括Si02、 SiN及A1203其中之一。 一鈍化層覆 蓋至少該第一導電端子，該鈍化層實質上使該第一與第二導電端子及該納米管元件對環境密封。該鈍化層包括Si02、 SiN、 A1203、聚酰亞胺、磷硅
酸鹽玻璃氧化物、聚乙烯氟化物、聚丙烯碳酸鹽及聚丁烯碳酸鹽其中之一。 該第二導電端子實質上接觸該納米管元件的整個底面。該第一及第二導電
端子各自包括獨立選自由以下構成的群組的導電材料，包含Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Pt、 Ni、 Ta、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn、 TiAu、 TiCu、 TiPd、 Pbln、 TiW、 RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。
在另一方面下，包覆納米管開關包括(a)包括未對齊的多個納米管 的納米管元件，該納米管元件具有頂面及底面；(b)與該納米管元件接觸 且彼此間隔開的第一及第二導電端子；(c)與該納米管元件的頂面接觸的 第一絕緣體層；(d)與該納米管元件的底面接觸的第二絕緣體層，其中該 第一及第二導電端子與該第一及第二絕緣體層實質上一起環繞該納米管元 件；及(e)控制電路與該第一及第二導電端子電連通并可向其施加電刺激， 其中該納米管元件能夠響應于該控制電路向該第一及第二導電端子施加的 相應多個電刺激在多個電子狀態之間切換，且其中對多個電子狀態的每一 不同電子狀態而言，該納米管元件提供該第一及第二導電端子之間具有相 應不同電阻的電路徑。
一個或多個實施例包括一個或多個下列特征。至少一部分該第一絕緣 體層與該納米管元件的頂面分隔開一間隙。至少一部分該第二絕緣體層與 該納米管元件的底面分隔開一間隙。該第一及第二導電端子接觸該納米管 元件的底面，且其中該第一絕緣體層與該納米管元件的整個頂面接觸。該 第一及第二導電端子接觸該納米管元件的頂面。該第一導電端子接觸該納 米管元件的底面，而該第二導電端子接觸該納米管元件的頂面。該第一及 第二絕緣體層各自包括獨立選自由以下構成的群組的絕緣材料，包含Si02、 SiN及A1203。該第一及第二導電端子各自包括獨立選自由以下構成的群組 的導電材料，包含Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Pt、 Ni、 Ta、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn、 TiAu、 TiCu、 TiPd、 Pbln、 TiW、 RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。
在又一方面下，包覆納米管開關包括(a)包括未對齊的多個納米管 的納米管元件，該納米管元件具有頂面及底面；(b)與該納米管元件接觸且彼此間隔開的第一及第二導電端子；(C)第一絕緣體層，置于該納米管 元件的頂面之上并與其間隔開；(d)第二絕緣體層，置于該納米管元件的
底面之下并與其間隔開，其中該第一及第二導電端子與該第一及第二絕緣
體層實質上一起環繞該納米管元件；及(e)控制電路與該第一及第二導電
端子電連通并可向其施加電刺激，其中該納米管元件能夠響應于該控制電 路向該第一及第二導電端子施加的相應多個電氣刺激在多個電子狀態之間 切換，且其中對多個電子狀態的每一不同電子狀態而言，該納米管元件提 供該第一及第二導電端子之間的具有相應不同電阻的電路徑。
一個或多個實施例包括一個或多個下列特征。該第一及第二絕緣體層
各自包括獨立選自由以下構成的群組的絕緣材料，包含Si02、 SiN及A1203。 該第一及第二導電端子各自包括獨立選自由以下構成的群組的導電材料， 包含Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Pt、 Ni、 Ta、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn、 TiAu、 TiCu、 TiPd、 Pbln、 TiW、 RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。
附圖簡述
在附圖中


圖1A-1C為每一端具底部觸點位置的雙端子非易失性納米管開關(NV NT開關)，及具組合頂部/側面與底部觸點位置而另一個具頂部與底部觸 點位置的雙端子非易失性納米管區塊開關(NVNT區塊開關)的實施例的 透視圖。
圖2A示出實質上處于水平方位、具有各自位于圖形化納米管溝道組件 相反兩端的兩個底部觸點端子的NV NT開關的實施例。
圖2B示出類似于圖2A中所示出的非易失性納米管開關實施例的示例 性非易失性納米管開關的SEM視圖。
圖2C示出類似于圖2B的示例性非易失性納米管開關的循環數據的結果。
圖3示出實質上處于水平方位、具各自位于圖形化納米管溝道組件相 反兩端的兩個底部觸點端子的NVNT開關的實施例，其中開關溝道長度小于觸點端子之間的間隔。
圖4A示出具有混合垂直及水平方位的雙端子NV NT區塊開關的實施 例，其具有至非易失性納米管區塊(NVNT區塊)的底部觸點端子，及至 實質上水平延伸至第二底部觸點端子的NV NT區塊的組合頂部及側面觸點 端子。
圖4B示出類似于圖4B的示例性非易失性納米管區塊開關的循環數據 的結果。
圖5A示出具有垂直方位的一對雙端子NVNT區塊開關的實施例，其 具有至非易失性納米管區塊(NVNT區塊)的底部觸點端子及頂部觸點端 子。
圖5B示出類似于圖5A的示例性非易失性納米管區塊開關的循環數據 的結果。
圖6A示出添加了一鈍化層的圖2A的NVNT開關實施例。
圖6B示出添加了兩個鈍化層的圖2A的NVNT開關實施例。
圖6C示出添加了一鈍化層及在圖形化納米管組件之上添加了一間隙
區的圖2A的NV NT開關實施例。
圖6D示出添加了一鈍化層及在圖形化納米管組件之上及之下添加了
間隙區的圖2A的NVNT開關實施例。
圖7A示出添加了一鈍化層的圖3的NVNT開關實施例。
圖7B示出添加了一鈍化層及在圖形化納米管組件的溝道長度部分之
上添加了一間隙區的圖3的NVNT開關實施例。
圖8A示出添加了 一鈍化層的圖4A的NV NT區塊開關實施例。
圖8B示出添加了一鈍化層及在非易失性納米管區塊區的鄰近側面添
加了一間隙區的圖4A的NVNT區塊開關實施例。
圖8C示出具有垂直方位的一對雙端子NV NT區塊開關的實施例，其
具有至非易失性納米管區塊(NVNT區塊)的底部觸點端子及頂部觸點端
子，其中該頂部觸點端子被延伸以接觸非易失性納米管區塊的所有側面。 圖8D為圖2A-8C中所描述的NV NT開關及NV NT區塊開關的實施
例的歸納，其可用作存儲器陣列單元中的非易失性納米管存儲節點。圖9A示意性地示出存儲元件的實施例，其可使用非易失性納米管開關 或非易失性納米管區塊開關作為存儲元件單元的非易失性納米管存儲節 點。
圖9B示出16位存儲器陣列的實施例的布局，其包括NMOSFET選擇 晶體管及CMOS緩沖器與控制電路。
圖IOA顯示對應于圖9B布局的示例性裝配的16位存儲器陣列區的頂 部SEM圖，并顯示使用非易失性納米管區塊開關形成的非易失性納米管存 儲節點。
圖IOB顯示圖IOA中所示的示例性非易失性納米管區塊開關之一的傾 角SEM圖。
圖IIA顯示對圖9A-10B中所示的示例性16位存儲器陣列執行的寫0 及寫l存儲器操作的測試結果。
圖11B顯示圖9A-10B中所示的示例性16位存儲器陣列中各個比特(單 元)位置的寫0及寫1工作電壓的schmoo圖。
圖11C顯示圖9A-10B中所示的示例性16位存儲器陣列中各個比特(單 元)位置的寫入O及寫入1工作電壓的另一 schmoo圖。
圖12A示出具有用作非易失性納米管存儲節點并形成于單元區的頂面 上的四個存儲器陣列單元的實施例的俯視圖。
圖12B示出圖12A中所示的存儲器陣列單元實施例的截面圖。
圖13A示出用作非易失性納米管存儲節點并形成于單元區的頂面上、
具有頂部/側面及底部觸點端子型非易失性納米管區塊開關的四個存儲器陣 列單元的實施例的俯視圖。
圖13B示出圖13A中所示的存儲器陣列單元實施例的截面圖。
圖14A示出用作非易失性納米管存儲節點并形成于單元區的頂面上、
具有頂部及底部觸點端子型非易失性納米管區塊開關的四個存儲器陣列單
元的實施例的俯視圖。
圖14B示出圖14A中所示的存儲器陣列單元實施例的截面圖。
圖15示出用作非易失性納米管存儲節點并形成于單元區的頂面上、具
有頂部及底部觸點端子型封閉非易失性納米管區塊開關的存儲器陣列單元的實施例的截面圖。
圖16A示出用作非易失性納米管存儲節點并納入與相應選擇晶體管相 鄰且在位線下的單元區的四個存儲器陣列單元的實施例的俯視圖。
圖16B示出圖16A中所示的存儲器陣列單元實施例的截面圖。
圖17A示出用作非易失性納米管存儲節點并納入與相應選擇晶體管相
鄰且在位線下的單元區的、具有頂部/側面及底部觸點端子型非易失性納
米管區塊開關的四個存儲器陣列單元的實施例的俯視圖。
圖17B示出圖17A中所示的存儲器陣列單元實施例的截面圖。
圖18A示出用作非易失性納米管儲存節點并納入與相應選擇晶體管相
鄰且在位線下的單元區的、具有頂部及底部觸點端子型非易失性納米管區
塊開關的四個存儲器陣列單元的實施例的俯視圖。
圖18B示出圖18A中所示的存儲器陣列單元實施例的截面圖。
圖19示出用作非易失性納米管存儲節點并納入與相應選擇晶體管相鄰
且在位線下的單元區的、具有頂部及底部觸點端子型封閉非易失性納米管
區塊開關的存儲器陣列單元的實施例的截面圖。
圖20A示出用作非易失性納米管存儲節點并納入與相應選擇晶體管相
鄰且位于位線觸點與相應選擇晶體管的漏極之間的單元區的、具有頂部及
底部觸點端子型非易失性納米管區塊開關的存儲器陣列單元的實施例的截面圖。
圖20B顯示根據一些實施例的因變于所選擇非易失性納米管存儲節點 及所使用的集成裝置的類型的估計單元區域的比較。
圖21示出使用實質上處于水平方位并具第一中央區觸點端子及環繞該 第一觸點的第二"圖片幀"觸點端子的非易失性納米管開關所形成的交叉點 開關的實施例的截面圖。
圖22A-22C示出使用第一類頂部及底部觸點端子非易失性納米管區塊 開關所形成的交叉點開關的實施例的平面圖及兩個相應截面圖。
圖22D顯示圖22A-22C中所示的對應于非易失性納米管區塊開關的各 種ON (導通)及OFF (截止)組合的非易失性電氣編程的線路由連接的實 施例。圖23A-23C示出使用第二類頂部及底部觸點端子非易失性納米管區塊
開關所形成的交叉點開關的實施例的平面圖及兩個相應截面圖。 具體描述
本發明的各個實施例提供使用非易失性納米管區塊的存儲元件與交叉 點開關及其陣列。該存儲單元及交叉點開關包括雙端子納米管開關，其包 括與雙端子電連通的諸如納米管區塊的納米管元件。這些開關能夠響應于 該雙端子處的電刺激而在第一及第二狀態之間重復切換，并因而能夠儲存
存儲器狀態或提供可再編程電氣連接。相比相對較薄(例如0.5-10nm)的 納米管膜，納米管"區塊"的使用得以制造相對較高密度的存儲器及交叉點 開關陣列。
一些實施例提供2-D單元結構及增強的3-D單元結構，其允許包括雙
端子非易失性納米管存儲節點的密集非易失性存儲器陣列。該節點包括稱 為非易失性納米管開關(NVNT開關)的2-D納米管開關和/或稱為非易失 性納米管區塊開關(NVNT區塊開關)的3-D納米管開關。該節點也包括 諸如NMOSFET (NFET)的相應選擇晶體管，其可寫入多個周期的邏輯1 及0狀態，讀取所儲存的邏輯狀態及保持邏輯狀態而無需向存儲器節點施 加電力。 一些實施例可縮放成大存儲器陣列結構，和/或與CMOS電路制造 兼容。當一些實施例將NMOSFET與碳納米管組合時，應注意的是基于半 導體器件中的二元性原理，PMOS FET可取代NMOS FET，連同所提供電 壓的極性也相應地變化。還應注意的是，雙端子NVNT開關及NVNT區 塊開關操作與流經該納米管的電流方向無關，且與施加到該納米管的各端 點(端子)的電壓的極性無關。應進一步注意的是，可替代NMOS或PFET FET選擇晶體管使用包括NFET及PFET器件的CMOS選擇器件。
可使用3-D NVNT區塊開關作為存儲單元中的非易失性納米管存儲節 點，并作為交叉點開關矩陣應用中的非易失性交叉點開關。在一些實施例 中，如在與本申請同時提交的題為"非易失性納米管二極管與非易失性納米 管區塊及其系統與其制造方法"("Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same")的美國專利申請No.(待宣布)中更詳細描述的，在每一側 NVNT區塊開關可小至FxF，其中F為最小技術節點尺寸。
應注意的是基于納米管的非易失性存儲器陣列也可被配置為處于 PLA、 FPGA及PLD配置的NAND及NOR陣列，且也可使用交叉點開關 矩陣中基于納米管的非易失性交叉點開關配置線路由。現場可編程邏輯可 使用基于納米管的非易失性存儲器陣列及交叉點開關矩陣的組合來多次重 新配置，以形成獨立及嵌入的邏輯功能。
2維(2-D)水平取向的NVNT開關及3維(3-D) NVNT區塊開關
雙端子2-D非易失性納米管開關(NVNT開關)及雙端子3-D非易失 性納米管區塊開關(NVNT區塊開關)的示例在相應附圖中描述，并在圖 8D中歸納，其將在下文進一步說明。為便于集成，NVNT開關或NVNT 區塊開關可形成在存儲器陣列的頂面上或附近，或如下所述，為高密度(小 覆蓋區域)而可在選擇晶體管附近的單元中形成。
為便于集成，存儲單元可使用具有形成(制造)于實質上預先配線的 存儲單元上的頂面或附近的NV NT開關或NV NT區塊開關的非易失性納 米管存儲節點，其中選擇晶體管(典型地為NFET)連接到陣列字線(WL) 及位線(BL)。 一接線柱將NFET選擇晶體管的源極互連至NVNT開關或 NV NT區塊開關的第一端子，同時第二端子連接至也稱為輔助字線(WWL) 的基準陣列線。
因為幾乎半導體結構所需的所有成長、沉積及蝕刻步驟都已在納米管 沉積及圖形化之前完成，所以位于存儲器陣列的頂面或附近的NVNT開關 或NVNT區塊開關便于納米管開關集成。由于存儲器陣列常規地可在僅納 米管開關需要形成的階段預先形成以完成制造，所以在制造周期將終止時 集成納米管開關結構允許快速樣品制備。然而，在一些實施例中，存儲單 元區域在面積上可實質上大于(50至100%或以上)使用特定技術節點F 可制造的最小尺寸，例如在各實施例中，位線(BL)被置于鄰近NFET選 擇器件，而非置于選擇器件之上，以啟用NFET選擇晶體管的源極與置于 集成結構中位線陣列之上的相應開關端子之間的接線柱連接。位于存儲器陣列的頂面或附近NV NT開關或NV NT區塊開關可被鈍 化，并可密封地封入封裝中、在典型狀況下測試及評估對例如高溫及高輻 射的嚴酷環境的耐受性。未經鈍化開關的示例在下述的圖2A、 3及4A中 示出。
位于存儲器陣列的頂面或附近的NV NT開關或NV NT區塊開關可呈 鈍態，并使用常規封裝裝置封裝。該經鈍化的封裝芯片可在典型狀況下測 試及評估對例如高溫及高輻射的嚴酷環境的耐受性。經鈍化開關的示例在 下述的圖5A、 6A-6D、 7A-7B、 8A-8C中示出。
經鈍化的NV NT開關或NV NT區塊開關也可集成于NFET選擇晶體 管附近、位線之下，以實現密集存儲單元。例如圖5A中所示的帶頂部及底 部觸點的NV NT區塊開關可集成為例如密度為6-8FS的存儲單元，其中F 為最小技術節點。如以下更詳細描述的，存儲單元尺寸(覆蓋區域)評估 基于圖8D中歸納的納米管開關在圖20B中描述。
2-D NV NT開關及3DNVNT區塊開關結構
圖1A-1C示出具有不同觸點位置的薄的非易失性納米管元件(NVNT 元件)以及稱為非易失性納米管區塊(NVNT區塊)的較厚非易失性納米 管元件的透視圖。如圖1A-1C中所示出的，NVNT元件及觸點的組合形成 2維(2-D) NV NT開關，而NV NT區塊及觸點的組合形成3維(3-D) NVNT區塊開關。如下所述，為制造優點和更密集的存儲單元及交叉點開 關陣列，可使用3-D NV NT區塊開關替代NV NT開關作為存儲器陣列單 元中非易失性納米管存儲節點(NVNT存儲節點)及交叉點開關。圖1A-1C 中所示的NV NT開關及NV NT區塊開關是可能的開關配置的示例性子集， 其一些實施例在例如與本申請同時提交的題為"使用非易失性納米管二極 管與非易失性納米管區塊及其系統與制造方法"("Nonvolatile Nanotube
Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same")的美國專利申請No.(待宣布)中描述。
圖1A中透視圖所示的NVNT開關IOOOA顯示具有相對較薄(例如約 0.5 nm至10 nm以下)的非易失性納米管元件1005及底部觸點位置1010與1015的NV NT開關。如下進一步所述及美國專利申請No. 11/280,786 中所述，觸點位置說明端子(未示出)接觸納米管元件1005表面的位置。
圖1B中透視圖所示的NV NT區塊開關1000B顯示具有NV NT區塊 1020 (例如典型地為10nm或大于任一特定尺寸)的NVNT區塊開關，該 NVNT區塊1020具有底部觸點位置1030及包括頂部觸點位置1025-2與側 面觸點位置1025-1的頂部/側面觸點位置1025。底部觸點位置1030及側面 觸點位置1025-1的邊緣由重疊距離LOL所分隔。如下所述及與本申請同時 提交的題為"使用非易失性納米管二極管與非易失性納米管區塊及其系統 與制造方法"的美國專利申請No.(待宣布)中描述的，觸點位置說明端子 (未示出)接觸NVNT區塊1020表面的位置。
圖1C中透視圖所示的NV NT區塊開關1000C顯示具有NV NT區塊 1035 (例如典型地為10nm或大于任一特定尺寸)的NVNT區塊開關，該 NVNT區塊1035具有底部觸點位置1040及頂部觸點位置1045。如下所述 及與本申請同時提交題為"使用非易失性納米管二極管與非易失性納米管 區塊及其系統與制造方法"的美國專利申請No.(待宣布)中描述的，觸點 位置示出端子(未示出)接觸NVNT區塊1035表面的位置。相對于3-DNV NT區塊開關及2-D NV NT開關的其它實施例，3-D NV NT區塊開關1000C 占據相對較小的區域(具有相對較小覆蓋區域)。
下列在圖2A中所示的NV NT開關1000A對應于NV NT開關2000， 其中納米管元件1005A對應于納米管元件2035，觸點位置1010對應于觸 點端子2010的位置，而觸點位置1015對應于觸點端子2015的位置。
如美國專利申請No. 11/280,786中更詳細描述地，圖2A示出包括絕緣 體2030上圖形化納米管元件2035的NV NT開關2000，其位于組合絕緣體 及布線層2020的表面，其由襯底2025支撐。圖形化納米管元件2035是平 面上的納米結構，并與端子(導電元件)2010和2015部分重疊及接觸。觸 點端子2010和2015在圖形化納米管區塊2035形成之前沉積并直接圖形化 在位于襯底2025之上的組合絕緣體及布線層2020上。非易失性納米管開 關溝道長度Lsw.ch是觸點端子2010與2015之間的間距。襯底2025可以是 例如陶瓷的或玻璃的絕緣體、半導體或有機剛性或柔性襯底。襯底2025也可以是有機的，且可以是柔性的或剛性的。絕緣體2020及2030可以是Si02、 SiN、 A1203，或其它絕緣體材料。端子2010及2015可使用各類接觸及互 連基本金屬形成，例如Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Ni、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn，以及金屬合金，例如TiAu、 TiCu、 TiPd、 Pbln及TiW，其它適當的導體，或導電氮化物、氧化物或硅化物，例如RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。如美國專利申請No. 11/280,786中更加詳細描述的，圖2B示出鈍化前 非易失性納米管開關2000'的SEM圖，并對應于圖2A截面圖中的非易失性 納米管開關2000。非易失性納米管開關2000'包括納米結構元件2035'，分 別對應于觸點端子2010及2015的觸點端子2010'及2015'，以及對應于絕 緣體及布線層2020的絕緣體2020'。如美國專利申請No. 11/280,786中更加 詳細描述的，盡管可使用其它適當的溝道長度，但諸如開關2000'的示例性 非易失性納米管開關已制造有范圍為250nm至22nm的溝道長度L溝道，由 此減小非易失性納米管開關尺寸及降低編程電壓。如美國專利申請No. 11/280,786中更加詳細描述的，單個非易失性納米 管開關的實驗室測試示出諸如圖2A截面圖中所示開關2000的非易失性納 米管開關，并對應于圖2B中所示NV NT開關2000'的SEM顯微圖，已如 圖2C中圖2050所示的在ON與OFF電阻狀態之間循環逾5千萬次。導通 (ON)狀態電阻典型地處于10 k歐姆至50 k歐姆，同時截止(OFF)狀態 電阻典型地超出1 G歐姆，導通與截止(ON與OFF)開關狀態之間的電阻 值有著大于五個數量級的級差。如美國專利申請No. 11/280,786中所描述 的，具有例如50 nm的較短溝道長度的單個非易失性納米管開關的測試已 導致較低的寫O及寫1電壓電平，諸如4-5伏而非8至10伏。圖3示出NVNT開關3000，其是圖2A中所示的NVNT開關2000的 變體，包括由觸點端子3010與3015支撐并與其接觸的圖形化納米管元件 3045、與端子3010物理及電氣接觸的觸點端子延伸3040，及絕緣體3035。 絕緣體3042完成該平面化結構，但通常不與圖形化納米管元件3045接觸。 NV NT開關3000具有大概與NV NT開關2000相同的整體尺寸，其不同之 處在于絕緣體3030與3035及延伸的觸點端子3040使用己知的較佳制造方法添加至基本NV NT開關2000結構，以將NV NT開關3000的溝道長度 減小為圖3中所示的較短Lsw.cw如美國專利申請No. 11/280,786中所描述 的，因為Lsw.cH長度可處于例如5至50 nm的長度范圍，所以絞短Lsw.ch 溝道長度可降低NVNT開關3000的工作電壓，同時觸點端子3010及3015 可分隔開例如150至250 nm。如全部內容通過引用結合于此的現有技術 USP 4,256,514中所描述的，Lsw.cH長度部分地根據絕緣體3035的厚度確定， 該絕緣體3035是使用已知的較佳側壁隔離片方法沉積在觸點端子3010與 3015的被暴露上部區域的。在絕緣體3030的頂面3030'與觸點端子3010 及3015的共面頂面之間，觸點端子3010及3015的被暴露上部區域可處于 例如10至500 nm的范圍。絕緣體3030的頂面3030'可通過將絕緣體3030 選擇性地定向蝕刻成共面觸點端子3010及3015的頂面下所需深度的較佳 行業方法而形成。絕緣體3030及觸點端子3010、 3030與襯底3025上的絕 緣體及布線層3020接觸。
絕緣體3035使用已知較佳行業方法沉積為對應于所需開關溝道長度 Lsw.ch的厚度，諸如5至50nm，并接著使用較佳方法圖形化。
接著，如全部內容通過引用結合于此的現有技術USP 4,944,836中所描 述的，使用較佳方法沉積一導體層，并將例如化學機械拋光(CMP)的較
佳方法應用于組合絕緣體及導體層。此時在該處理中，Lsw.cH被限定為如
圖3所示，也限定觸點端子3015及與觸點端子延伸3040接觸的觸點端子 3010。
接著，絕緣體3042使用沉積及平面化的較佳方法而形成。接著，如所 納入的專利申請中所描述的，使用較佳方法圖形化納米管元件3045。
襯底3025可以是例如陶瓷的或玻璃的絕緣體、半導體或有機剛性或柔 性襯底。襯底3025也可以是有機的，且可以是柔性的或剛性的。絕緣體 3020、 3030、 3035及3042可以是Si02、 SiN、 A1203，或其它絕緣體材料。 觸點端子3010、 3015及觸點端子延伸3040可使用各類接觸及互連基本金 屬形成，例如Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Ni、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn，以及金屬合金，例如TiAu、 TiCu、 TiPd、 Pbln及TiW， 其它適當的導體，或導電氮化物、氧化物或硅化物，例如RuN、 RuO、 TiN、TaN、 CoSix及TiSix。
NV NT開關2000及3000被示為無覆蓋絕緣保護層。若NV NT開關形 成于半導體芯片的頂層上，那么芯片操作便不需絕緣。然而，芯片通常被 安裝于密封封裝中，以確保在機械裝卸過程中進行保護且免遭環境污染及 濕氣侵蝕。若NVNT開關被結合到較接近半導體襯底處，或未予密封，那 么如參照圖5A、 6A-6D、 7A、 7B及8A-8C進一步所描述的，可使用絕緣 層保護NV NT開關。
如與本申請同時提交的題為"非易失性納米管二極管與非易失性納米
管區塊及其系統與其制造方法"的美國臨時專利申請No.(待宣布)中更詳 細描述的，圖4A示出對應于圖1B中所示3-D NV NT區塊開關1000B的 NV NT區塊開關4000。開關4000占據大概與NV NT開關2000及3000相 同的區域。NV NT區塊開關4000還表征為NV NT區塊重疊長度LoL，其 根據底部觸點端子4015與NV NT區塊4035的邊緣之間的間隔確定。NV NT 區塊開關4000包括由側面觸點4040A與頂面觸點4040B形成的側面/頂部 觸點4040及由觸點端子4015形成的底面觸點4042的組合。底面觸點4042 對應于圖1B的透視圖中所示的NV NT區塊開關1000B的底面觸點位置 1030;側/頂面觸點4040對應于頂/側面觸點位置1025;頂面觸點4040B對 應于頂面觸點位置1025-2;側面觸點4040A對應于側面位置1025-1;而 NVNT區塊4035對應于NVNT區塊1020。有效的重疊長度L0L為底面觸 點4042的邊緣與以下進一步所述的側/頂面觸點4040之間的距離。觸點端 子4010通過導體4045連接側/頂面觸點4040。可使用較佳的制造方法同時 沉積及圖形化導體4045及面觸點4040，由此形成組合的導體/觸點 4045/4040互連機構。NV NT區塊側面可使用組合的導體/觸點4045/4040 作為掩模，通過定向蝕刻該納米管區塊結構的暴露部分的較佳方法而部分 地限定。NVNT區塊4035側面4043 (及圖4A中看不到的另兩側)被暴露。 蝕刻納米管結構層的方法在所納入的專利文獻中描述。
在圖形化納米管區塊4035形成之前，觸點端子4010及4015沉積并直 接圖形化在位于襯底4025之上的組合絕緣體及布線層2020上。襯底4025 可以是例如陶瓷的或玻璃的絕緣體、半導體或有機剛性或柔性襯底。襯底4025也可以是有機的，且可以是柔性的或剛性的。絕緣體2020及4030可 以是Si02、 SiN、 A1203，或其它絕緣體材料。端子4010及4015可使用各 類接觸及互連基本金屬而形成，例如Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Ni、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn，以及金屬合金，例如TiAu、 TiCu、 TiPd、 Pbln及TiW，其它適當的導體，或導電氮化物、氧化物或硅化物， 例如RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。
對應于NV NT區塊開關4000的示例性非易失性納米管區塊開關的實 驗室ON/OFF開關測試結果相關于圖4B中所示的圖4500加以描述，其中 寫0對應于擦除并產生高電阻OFF狀態，而寫1對應于程序并產生低電阻 ON狀態。測試狀況及結果在所納入的專利文獻中更詳細地描述。圖4500 示出電氣測試的結果，其中施加一6伏的寫0電壓脈沖、6伏的寫1電壓脈 沖并測量100個周期的每一 ON/OFF周期的ON電阻。ON電阻值4555通 常處于120 k歐姆至1 M歐姆范圍，而OFF電阻值4560通常為100 M歐 姆以上，最大值為1 G歐姆以上。在這兩種狀況下，超過1 G歐姆的ON 電阻值4565表示無法切換至ON狀態。
如與本申請同時提交的題為"非易失性納米管二極管與非易失性納米
管區塊及其系統與其制造方法"的美國專利申請No.(待宣布)中進一步描 述的，圖5A示出3-D二極管控向存儲器陣列的兩個相同的存儲單元，即單 元1及單元2。單元l (與單元2相同)包括控向二極管5010，其一端子與 底面觸點端子5020上的NV NT區塊開關5005接觸，而另一二極管5010 端子與陣列布線導體5015接觸。NVNT區塊開關5005頂部觸點5040與陣 列布線導體5050接觸。NV NT區塊開關5005包括與NV NT區塊5030接 觸的頂部觸點5040，及與NV NT區塊5030接觸的底部觸點5020。 NV NT 區塊開關5005被嵌入電介質5060中。由于頂部與底部觸點及NVNT區塊 5030側面可通過所納入的專利文獻中進一步描述的較佳制造方法的自對齊 溝加以限定，并可用于形成FxF的最小NVNT儲存節點尺寸，所以NVNT 區塊開關5005相當密集(占據相對較小的覆蓋區域)。雖然NV NT區塊 開關5005被示為與二極管5010選擇(控向)裝置結合，但如以下相關于 例如圖18A-18C中進一步描述的，NV NT區塊開關5005可與NFET選擇器件組合以形成相對較密集的存儲器陣列。
以上圖1C的透視圖中進一步示出的NVNT區塊開關1000C示出對應 于圖5A中所示的NV NT區塊5030的NV NT區塊1035。底部觸點位置1040 對應于底部觸點5020，而頂部觸點位置1045對應于頂部觸點5040。
NV NT區塊開關5010的橫向尺寸可與最小尺寸FxF —樣小。NV NT 區塊5030的橫向尺寸可大于最小尺寸F; NV NT區塊5030的側面尺寸不 需相等。還請注意，NVNT區塊開關5010及文中所描述的其它NVNT區 塊開關的垂直(厚度)尺寸通常也不局限于技術節點所提供的最小尺寸F。 相反，垂直(厚度)尺寸與納米管結構的厚度相關，如與本申請同時提交 的題為"非易失性納米管二極管與非易失性納米管區塊及其系統與其制造 方法"的美國專利申請No.(待宣布)中更詳細描述的，其可選擇為例如足 夠厚而基本上禁止觸點5020與5040之間的電氣接觸。觸點及導體材料的 示例包括基本金屬，例如Al、 Au、 W、 Ta、 Cu、 Mo、 Pd、 Ni、 Ru、 Ti、 Cr、 Ag、 In、 Ir、 Pb、 Sn，及金屬合金，例如TiAu、 TiCu、 TiPd、 Pbln與 TiW，其它適合的導體，或例如TiN的導電氮化物，氧化物或硅化物，例 如RuN、 RuO、 TiN、 TaN、 CoSix&TiSix。絕緣體可為Si02、 SiN、 A1203， 或其它絕緣體材料。
對應于NV NT區塊開關5000的非易失性納米管區塊開關的實驗室 ON/OFF開關測試結果相關于圖5B中所示的圖5070進行描述，其中寫0 對應于擦除并產生高電阻OFF狀態，而寫1對應于程序并產生低電阻ON 狀態。測試狀況及結果在所納入的專利文獻中更詳細地描述。圖5070示出 電氣測試的結果，其施加一 6伏的寫0電壓脈沖、6伏的寫1電壓脈沖并測 量100個周期的每一 ON/OFF周期的ON電阻。ON電阻值5075通常處于 120 k歐姆至1 M歐姆范圍，而OFF電阻值5080通常為100M歐姆以上， 最大值為1G歐姆以上。
施加到2-D NV NT開關及3D NV NT區塊開關結構的絕緣體
NV NT開關及NV NT區塊開關的一些實施例可在芯片的頂面上形成， 且不使用絕緣體而封裝于密封的環境。當納米管元件沉積及圖形化于共面觸點端子及絕緣體的頂面時，以上相關于例如圖2A及3進一步示出的非絕
緣NVNT開關形成。絕緣NVNT開關及NV NT區塊開關的示例在下文進 一步說明。
對具有封裝于非密封環境的NVNT開關的芯片而言，可將一個或多個 絕緣體層添加到NVNT開關結構。而且，對例如較密集的存儲單元而言， NV NT開關可結合在例如NFET的單元選擇晶體管附近，其接近硅襯底并 在例如位線陣列線之下。因而，多個絕緣層可用于結合在一些存儲器陣列 結構中的NV NT開關之上。絕緣體可與納米管元件交互以改變NV NT開 關的電氣屬性，例如開關所需的電壓閾值及電流值。 一些絕緣體可通過降 低閾值電壓及電流來提升電氣特性。NVNT開關絕緣體方法的示例在以下 相關于圖5A、 6A-6D、 7A、 7B及8A-8C進一步示出。在一些狀況下，添 加一個或多個絕緣層可包括使用一個或多個附加掩模層。
如圖1B與1C及圖4A與5A中所示的，NV NT區塊開關的一些實施 例可制造有至導體的頂部觸點，使得絕緣體不與NVNT區塊結構的頂面接 觸。然而，絕緣體可與圖4A及5A中所示出的NV NT區塊開關結構的一 些側壁表面接觸。NV NT區塊開關以各種各樣的觸點配置操作，例如圖 4A-4B及5A-5B中所示出的頂部與底部及頂部/側面與底部觸點，以及其它 觸點配置，例如僅端點、端點及側面觸點，及所納入的專利文獻中進一步 例示的其它觸點選項。
如以下相關于圖8C而進一步例示的，NV NT區塊開關的一些實施例 可具有至六個面中的五個面上僅導體(無絕緣體)的觸點，僅余下底部NV NT區塊區域的一小部分通過形成包覆或封閉(遮蓋)的NV NT區塊開關 而與其下的絕緣體接觸。由于將納米管電氣特性的敏感性降低為集成電路 處理及結構中通用的各式絕緣體，該包覆或封閉的NVNT區塊開關相較于 NVNT開關及其它(未封閉)NVNT區塊開關可在各組裝層上更容易地集 成。換言之，包覆或封閉的NVNT區塊開關可兼容于用于集成電路制造中 的寬泛范圍的絕緣體。然而，在一些實施例中，如圖5A中所示出的，包覆 或封閉的NV NT區塊開關相較于具有頂部及底部觸點的NV NT區塊開關 5000可較不密集(具有較大覆蓋區域)。圖6A示出通過將絕緣體6010添加至圖2A中所示出的NV NT開關 2000而形成的絕緣NV NT開關6000。圖形化納米管元件2035可與其下絕 緣體2030接觸，并覆蓋絕緣體6010。如以下及所納入的專利文獻中進一步 描述的，較佳的鈍化層可用作NVNT開關6000中的絕緣體6010及2030。
鈍化層可具有部分或所有下列屬性。第一，該鈍化層可形成有效的濕 氣阻擋層，實質上避免納米管暴露于水。第二，該鈍化膜可不干擾，且較 佳地提升存儲器裝置的開關機構。第三，該鈍化膜可與相關于用于形成集 成結構的較佳工藝流程的其它絕緣體、導體及半導體兼容。
鈍化層可由CMOS行業中己知的任一適當材料形成，包括但不限于 Si02、 SiN、 A1203、聚酰亞胺，及其它絕緣材料，例如PSG (磷硅酸鹽玻 璃)氧化物、LTO (平面化低溫氧化物)氧化物、濺鍍氧化物或氮化物、 流動填充氧化物、氧化物及氮化物的CVD (化學汽相沉積)、ALD (原子 層沉積)氧化物。也可使用PVDF (聚乙烯氟化物)絕緣材料。也可使用這 些絕緣體或其它適當絕緣體的組合。
也可使用沉積及圖形化溶解于例如行業內可得的NMP或環己垸的一 種或多種有機溶劑的犧牲性聚合物聚丙烯碳酸鹽(PPC)的較佳方法來形成 絕緣體6010及2030。在例如可從恩鮑瓦材料公司(Empower Materials, Inc.) 獲得的參考技術數據中可發現對聚丙烯碳酸鹽的屬性的描述。也可使用例 如Unity 犧牲性聚合物及聚丁烯碳酸鹽犧牲性聚合物的其它犧牲性聚合 物。有關Unity 聚合物的信息可自供貨商BFGoodrich、 Cleveland、 Ohio 處獲得。犧牲性聚合物的使用在所納入的專利文獻中進一步描述。如所納 入的專利文獻中進一步描述的，這些材料也可用于與其它材料結合，即具 有例如Si02的絕緣體的PPC或Unity 聚合物。
圖6B示出通過將與圖形化納米管元件2035接觸的絕緣體6025、與絕 緣體6025接觸的絕緣體6030、觸點端子2010與2015及部分絕緣體2030 添加至圖2A中所示出的NV NT開關2000而形成的絕緣NV NT開關6020。 絕緣體6025可通過施加上述的例如PPC及Unity的犧牲性聚合物的較佳方 法而形成。絕緣體6030可通過施加例如Si02的絕緣體的較佳方法而形成。
圖6C示出對應于NVNT開關6020的絕緣NVNT開關6040。然而，當形成NVNT開關6040時，用于NVNT開關6020的絕緣體6025可使用 經由絕緣層蒸鍍的例如上述的PPC或Unity的犧牲性聚合物而形成。圖6C 示出NVNT開關6040在犧牲性聚合物絕緣體6025經由絕緣層6050(例如 Si02)蒸鍍后，如所納入的專利文獻中更詳細描述的，在圖形化納米管元 件2035之上形成間隙區6045。
圖6D示出絕緣NVNT開關6060，其對應于NV NT開關6040。然而， 嵌入圖形化納米管元件2035之下絕緣體6070中的犧牲性絕緣體(未顯示) 已經通過絕緣體6050蒸鍍，以在圖形化納米管元件2035之上產生間隙區 6065，及在納米管元件2035之下產生間隙區6065'。具有含間隙區的圖形 化納米管元件的NVNT開關的增強性能特征在所納入的專利文獻中進一步 描述。
圖7A示出通過將絕緣體7010添加至圖3中所示的NV NT開關3000 而形成的具有自對齊溝道長度Lsw.cH的絕緣NV NT開關7000。圖形化納 米管元件3045接觸其下的觸點端子3010與3015、觸點端子延伸3040及絕 緣體3035。圖形化納米管元件3045也接觸其上的絕緣體7010。鈍化層在 上述與以下及所納入的專利文獻中進一步描述。
圖7B示出絕緣NVNT開關7050，其對應于NV NT開關7000。然而， 犧牲性絕緣體已經通過例如Si02的絕緣體7065蒸鍍，以在位于Lsw.ch區 之上的部分圖形化納米管3045的上方及在該Lsw.cH溝道區的兩側延伸到圖 形化納米管元件3045的上方而形成間隙7060。間隙區的示例相關于圖 6A-6D在上述及所納入的專利文獻中更詳細地描述。
圖8A示出絕緣NV NT區塊開關8000，其類似于上述圖4A中進一步 示出的非絕緣NV NT區塊開關4000。存儲單元中可使用絕緣NV NT區塊 開關8000，而非圖6A-6D及7A與7B中所示出的NV NT開關。圖8A中 所示出的NV NT區塊開關8000通過在NV NT區塊開關4000的表面上沉 積絕緣體8010形成，使得絕緣體8010與導體4045接觸，包括觸點4040 區、例如NVNT區塊4035的側面4043的被暴露側面及絕緣體4030。由于 觸點4040B被導體4045覆蓋，所以絕緣體8010未與NV NT區塊4035的 頂面接觸，且由于觸點4040A被導體4045覆蓋，所以絕緣體8010也未與NV NT區塊4035的側面接觸。絕緣體8010材料可以是類似于上述相關于 圖6A進一步描述的絕緣體6010材料。
在形成絕緣體8030之前，圖8B中所示出的NV NT區塊開關8020通 過包括上述相關于圖6A-6D及7A-7B進一步描述的類似于犧牲區的犧牲性 聚合物區而形成。該犧牲性聚合物區可保持如以上圖6B進一步所示的絕緣 體結構，或可通過例如絕緣體8030的絕緣體蒸鍍以形成例如圖6C及6D 中所示出的間隙區。間隙區8040避免絕緣體8030與NV NT區塊4035的 暴露側面4043接觸。其它NV NT區塊4035側面(在圖8B中看不到)可 包括間隙區，其避免NVNT區塊4035與絕緣體8030之間的側面接觸。間 隙區及較佳制造方法在上述相關于圖6C、 6D與7B及所納入的專利文獻中 進一步描述。
NV NT區塊開關已被展示為以各種各樣幾何形狀及觸點配置電氣操作 (在ON與OFF狀態間切換)，例如圖4A與5A中所示出的頂部與底部及 頂部/側面與底部觸點，以及其它觸點配置，例如僅端點、端點與側面觸點 及其它觸點操作，例如與本申請同時提交的題為"非易失性納米管二極管與 非易失性納米管區塊及其系統與其制造方法"的美國專利申請No.(待宣布) 中所描述的。為了以暴露于不同材料及工藝的幾乎任一層(或其它類型) 的半導體工藝流程的集成NVNT區塊開關型配置的柔性及容易性，以針對 NV NT區塊區域的側/頂/底面(面)而增強導體觸點及減少非導體(絕緣 體)觸點的方式來集成NVNT區塊開關是合乎需要的。如以下相關于圖8C 進一步描述的，包覆或封閉的(例如通過導體觸點而封閉)NVNT區塊配 置使得包覆或封閉的NVNT區塊開關的六個NVNT區塊表面(面)中的 五個面上僅具有導體(無絕緣體)的觸點，僅余下底部NVNT區塊表面的 一小部分與其下的絕緣體接觸，并稱為重疊長度L^。
圖8C示出封閉(遮蓋)NVNT區塊開關8050的截面圖，其包括與絕 緣體及布線層8055接觸的底部觸點端子8065，該底部觸點端子8065又與 襯底8060接觸。底部觸點端子8065的頂面與絕緣體8070共面。底部觸點 端子8065在底部觸點8067上接觸NV NT區塊8075。 NV NT區塊8075在 底部觸點8067的表面下在所有各側延伸重疊距離L0L，并與絕緣體8070的頂面接觸。L饑可以是例如5至100nm的數量級。如以上相關于圖3進 一步描述的，L饑可如現有技術USP 4,256,514中所描述的使用已知較佳側 壁隔離片方法，結合如現有技術USP 4,944,836中所描述的例如化學機械拋 光(CMP)技術的較佳方法，通過掩模對齊或藉自對齊技術來確定。
導體在頂面及所有側面環繞NV NT區塊8075，藉以形成頂部/側面觸 點端子8080。頂部/側面觸點端子8080的頂部部分8080A以NV NT區塊 8075的頂面形成頂部觸點8083。較佳制造方法可在形成NV NT區塊8075 的側壁表面時，使用頂部/側面觸點端子8080的頂部部分8080A作為掩模 層。頂部/側面觸點端子8080的側壁導體區8080B-1、 8080B-2及其它側壁 區在圖8C中看不到，可通過沉積共形導體層，然后如現有技術USP 4，256，514中所示定向蝕刻的較佳方法形成，以形成側壁導體8080B-1及 8080B-2。較佳的定向蝕刻方法去除絕緣體8070的面上導體材料的剩余部 分。側壁導體區8080B-1及8080B-2形成至NV NT區塊8075的側面的側 壁觸點8082-1及8082-2。
較佳的方法沉積絕緣體8085。接著，較佳方法通孔8087蝕刻至頂部/ 側面觸點端子8080的頂部部分8080A。接著，較佳方法沉積填滿通孔8087 的導體層。接著，所納入的專利文獻中所描述的例如CMP的較佳方法使形 成接觸頂部/側面觸點端子8080的頂面8080A的導體8090的表面平面化。
在一些實施例中，封閉NV NT區塊開關8050的尺寸可比最小尺寸F 大兩倍重疊長度La (2Lol)的量及兩倍側壁導體8080B-1與8080B-2的厚 度。作為示例，若LoL為5至50 nm且側壁導體區8080B-1與8080B-2為 例如5至50 nm，那么在一些實施例中，封閉NV NT區塊開關8050尺寸的 最小尺寸為截面F+20 nm至截面F+200 n m。
觸點及導體材料的示例包括基本金屬，例如Al、 Au、 W、 Ta、 Cu、 Mo、 Pd、 Ni、 Ru、 Ti、 Cr、 Ag、 In、 Ir、 Pb、 Sn，以及金屬合金，例如TiAu、 TiCu、 TiPd、 Pbln及TiW，其它適合導體或導電氮化物，例如TiN，氧化 物或硅化物，例如RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。絕緣體可為Si02、 SiN、 Al203或其它絕緣體材料。
如以下相關于例如圖19進一步描述的，封閉NVNT區塊開關8050可結合例如NFET的選擇晶體管以產生存儲單元。
圖8D歸納以上相關于圖2A-8C進一步描述的2-D NV NT開關及3-D NVNT區塊開關的一些實施例，其可如下列進一步所描述的，用作存儲器 陣列中的非易失性納米管存儲節點。圖8D中編號為1-13的非易失性納米 管存儲節點對應于2-D和/或3-D開關結構，并包括簡短描述、開關編號與 相應圖號及集成層限制(如果有的話)。非絕緣開關的一些實施例可限制 為僅頂部放置，同時絕緣開關的一些實施例可置于任一集成層，因為絕緣 在后續處理步驟中保護開關。
使用3-D非易失性納米管區塊開關作為存儲元件的存儲單元及其陣列
NV NT開關及NV NT區塊開關的一些實施例可與NFET選擇晶體管集 成以形成非易失性存儲單元及其陣列。為求集成的容易性，該納米管開關 可置于包括連接字線(WL)及位線(BL)的NFET選擇裝置的已部分形成 單元的頂面上或其附近。
如以下相關于圖9A、 9B、 IOA、 IOB及11A-11C進一步描述的，設計、 制造及測試示例性16位存儲器陣列。在CMOS芯片的頂層以一端子電氣連 接相應NFET選擇晶體管的源極而制造圖4A中所示出的非絕緣NV NT區 塊開關4000，以便如下所述的完成具有CMOS緩沖器電路的非易失性16 位存儲器陣列。
以下相關于圖12A、 12B、 13A、 13B、 14A、 14B及15進一步描述使 用上述及圖8D中歸納的NV NT開關及NV NT區塊開關的各種存儲器陣列 單元。這些存儲單元使用由置于存儲單元表面或附近及預先布線的字線及 位線層之上的NV NT開關及NV NT區塊開關形成的NV NT存儲節點。
以下相關于圖16A、 16B、 17A、 17B、 18A、 18B及19進一步描述使 用上述及圖8D中歸納的NV NT開關及NV NT區塊開關的各種存儲器陣列 單元。這些存儲單元使用由鄰近NFET選擇器件的單元內所集成的NVNT 開關及NV NT區塊開關形成的NV NT存儲節點，其一端子連接NFET晶 體管的源極并位于位線層之下，以提高單元密度。
圖20A示出連接在位線BL與NFET晶體管漏極之間的NV NT區塊開關存儲節點。該集成方案根據NV NT區塊開關的密度及NV NT區塊開關
的電流雙向性質而得以完成。
圖20B示出用NV NT開關或NV NT區塊開關形成的各種NV NT存儲 節點的單元區域(覆蓋區域)。單元區域以尺寸FxF的最小平方的數字表 示。對置于預先布線單元區之上表面上或附近的NVNT存儲節點而言，單 元區域取決于自對齊或非自我齊接線柱是否用于使NFET選擇晶體管的源 極與NV NT開關或NV NT區塊開關的一端子接觸。在一些實施例中，位 于位線之下，具有頂部及底部觸點(稱為節點#10)并在單元區內集成的 NVNT區塊開關具有6-8FZ范圍的估計單元區域。
使用NVNT區塊開關作為非易失性納米管存儲節點的16位存儲器陣列 如圖9A中所示出的，非易失性存儲器陣列簡圖9000包括16個非易失
性儲存單元COO、 C10......... C33。存儲器陣列并不限于16個單元，而是
可具有例如數百萬或數十億單元。存儲器陣列簡圖9000中所示出的每一存 儲單元，例如表示為單元COO，包括選擇晶體管TOO，其可以是所顯示的 NFET，或可以是PFET(未示出)或可以是包括NFET及PFET器件的CMOS 轉換器件(未示出)，或其它類型的開關器件(未示出)。每一單元，諸 如單元COO，也包括非易失性納米管存儲節點NTOO。非易失性納米管存儲 節點NT00 (NVNT存儲節點)可使用例如上述的及圖8D中歸納的NVNT 開關類型及NV NT區塊開關類型形成。
例如單元C00的非易失性存儲單元通過連接例如NFET TOO的晶體管 的源極SC00至例如圖9A中所示的NV NT存儲節點NT00的NV NT存儲 節點的第一端子而形成。NVNT存儲節點的示例列示于圖8D中。
存儲器陣列簡圖9000通過連接字線WL0、 WL1、 WL2及WL3至相應 存儲單元中NFET選擇晶體管的相應柵極形成；連接輔助字線WWL0、 WWL1、 WWL2及WWL3至相應存儲單元中NV NT存儲節點的相應第二 端子；及如圖9A及9B中所示出的，連接位線BL0、 BL1、 BL2及BL3至 相應非易失性存儲單元中相應NFET選擇晶體管的相應漏極擴散。例如， 字線WL0通過觸點GC00連接至NFET T00的柵極；輔助字線WWL0通過觸點NC00連接至非易失性納米管存儲節點NT00的第二端子；而位線BL0 通過觸點DC00連接至TOO的漏極。
圖9B的平面圖中所示出的存儲器陣列布局9002是使用250nm CMOS 設計規則的對應于存儲器陣列簡圖9000的示例性16位存儲器陣列的布局 (設計)。強調所選擇的設計工作站布局層次。
圖9B中所示的存儲器陣列布局卯02的單元C00及C10在同一 FET 區9005中形成，并共享共同的漏極擴散。字線WL0在觸點9007上接觸單 元C00選擇NFET晶體管的柵極，其對應于圖9A中所示存儲器陣列簡圖 9000中字線WLO與NFET TOO的柵極之間的觸點GCOO。漏極觸點9010 由圖9B中所示出鏡像單元C00及C10共享，并接觸又經由觸點9020接觸 位線BLO的導體段9015。圖9B中所示觸點9010對應于圖9A中所示NFET TOO的漏極觸點DCOO及NFET T01的DCIO。至圖9A中所示非易失性納 米管存儲節點NTOO的第一觸點通過觸點SCOO連接NFET TOO的源極。如 以下相關于圖13B進一步示出的，圖4A中所示的NV NT區塊開關4000 (圖8D中NV NT存儲節點編號9)置于單元C00選擇NFET的源極之上， 并具有延伸以接觸單元C00 NFET源極擴散的NV NT區塊4035底部觸點 4015。至NVNT區塊4035的組合的上部/側面觸點4040連接至圖4A中所 示(部分)導體4045，并對應于圖9B中的導體段9030。導體段9030也通 過觸點9035連接至第二字線WWLO，其對應于圖9A中的觸點NCOO。所 有C10 NFET選擇器件及NV NT區塊開關以相關于單元COO所描述的相應 方式互連。如上所述的，所有其它單元對應于單元C00或單元C00的鏡像。
圖10A中所示出的SEM圖10000顯示恰于對應于圖4A中所示NVNT 區塊開關4000的NVNT區塊開關形成之前部分制造的存儲單元的平面圖， 其形成于對應于存儲器陣列布局9200的下層單元選擇晶體管及陣列布線之 上。使用較佳方法而沉積約40 nm厚的毯狀(多孔)納米管結構層覆蓋表 面絕緣體及布線層10200，但由于SEM圖對比度不足而不可見。然而，相 應(多孔)圖形化納米管區塊由以下圖10B中SEM圖進一步例示。毯狀納 米管結構層使用噴涂而沉積。然而，毯狀納米管結構層也可通過旋涂多個 單個納米管結構層而形成。圖10A中示出的觸點端子10100對應于圖4A中示出的觸點端子4010，而觸點端子10150對應于觸點端子4015。 SEM圖 10000中看不到的毯狀納米管結構層接觸觸點端子10100與10150的頂部共 面表面，并接觸絕緣體及布線層10200的頂面，其對應于圖4A中的絕緣體 及布線層4030。毯狀納米管結構層與重疊觸點端子10150的表面上的圖形 化掩模10250圖像用于在在稍后工藝流程中的氧等離子體蝕刻步驟中保護 其下的毯狀納米管結構層部分。圖形化掩模圖像10250可使用A1203、 Ge 或任何其它的相容硬掩模材料加以形成。
接著，如所納入的專利文獻中進一步描述的，較佳方法蝕刻例如氧等 離子體中毯狀納米管結構層的暴露部分。接著，較佳方法移除圖形化掩模 10250圖像。然后，較佳方法形成圖10A中所示SEM圖10300中所示的導 體段10400，其對應于圖9B中所示的導體段9030及圖4A中所示的導體 4045。導體段10400也形成至對應于圖4A中所示觸點4040的下層NV NT 區塊(看不到)的頂部/側面觸點。盡管可使用其它金屬，但在此示例中， 導體段10400由厚度為2/100 nm的Ti/Pd形成。接著，較佳方法使用導體 段10400作為掩模層來蝕刻納米管結構的剩余暴露區，以形成對應于圖4A 中所示NV NT區塊開關4000的NV NT區塊開關10450，并具有分別對應 于組合頂部/側面觸點4040與導體4045的導體段10400，及對應于底部觸 點4042的底部觸點10150。
在工藝中的此時，完成對應于16位存儲器陣列布局9002的16位存儲 器陣列的制造，且圖10A的SEM圖10300顯示頂層的平面圖。對應于圖 4A中NVNT區塊4035的NV NT區塊在SEM圖10300中看不到。然而在 進一步以下圖10B中則可見。絕緣體及布線層10200'對應于絕緣體及布線 層10200，但不具有毯狀納米管結構層。
圖10B中所示的SEM圖10500示出SEM傾斜截面圖像。絕緣體及布 線層10600的表面上的觸點端子10550對應于SEM圖10300中的觸點端子 10150，并形成至NV NT區塊10650的底部觸點。頂部觸點端子10700對 應于形成至NVNT區塊10650的頂部觸點的SEM圖10300中導體段10400 的區域。在此示例中NVNT區塊10650約為25 x 80 nm。
圖9A示意性地示出16位存儲器陣列9000的測試及特性描述，其基于ON/OFF狀態切換及電阻狀態讀出，而以具有圖9B中所示NV NT區塊開 關存儲器件的布局形式，及在圖IOA中所示16位存儲器陣列結構的頂層上 所形成的NVNT區塊開關存儲區的SEM圖10300中實施。NVNT區塊開 關的ON/OFF狀態交換結果通過圖4B中波形4500示出，其使用約6伏的 單一脈沖而在ON與OFF狀態之間切換。寫0操作將NV NT區塊開關自 ON切換為OFF或高電阻狀態，而寫1操作將NV NT區塊開關自OFF切 換為ON或低電阻狀態。如圖4B中所示出的，ON電阻值通常處于數百K 歐姆范圍，而OFF電阻值通常處于十億歐姆范圍。若多個脈沖用于寫0及 寫1操作，切換電壓便可低于例如6伏。寫0、寫l與讀取電壓及電流波形 可如與本申請同時提交的題為"非易失性納米管二極管與非易失性納米管 區塊及其系統與其制造方法"的美國專利申請No. 11/280,786及美國專利申 請No.(待宣布)中所描述。
圖9A及圖9B的布局中示意性示出的16位存儲器陣列卯00如所制造 地具有焊墊與字線(WL)之間的CMOS緩沖器電路(未顯示)以及焊墊 與位線(BL)之間的緩沖器電路。第二字線(WWL)則直接連接至焊墊而 無CMOS緩沖器電路。
在操作中，處于例如5伏的相對較低電壓，并可通過具有處于例如接 地的參考電壓的輔助字線的字線及位線實施寫0、寫1及讀取操作。對例如 高于5伏的較高電壓而言，可對相應字線所選擇的單元使用輔助字線施加 寫0及寫l脈沖，由此降低單元選擇晶體管及CMOS緩沖器電路兩端的電 壓。改變所施加電壓極性及電流方向的能力由NVNT區塊開關(也施加于 NVNT開關)的雙向屬性而啟動，該開關與應用電壓極性及電流方向無關。 作為16位存儲器陣列9000特性描述的一部分，對于單個單元的寫0及寫1 電壓在寬泛范圍的電壓值間變化，因而寫0及寫1脈沖使用輔助字線而施 加。使用低電壓位線的讀取操作(通常例如低于4伏)用激活的字線及接 地的輔助字線放電。
如上所述的，圖IIA中所示的顯示讀數11000顯示對具有NVNT區塊 開關的示例性16位存儲器陣列9000的寫0、寫1及讀取操作的結果。對寫 0操作而言，沿所選擇字線的所有四位同步擦除。因而，位線BL0、 BL1、BL2及BL3均保持在0伏，且諸如字線WLO的所選擇字線從0伏切換至 例如5伏的較高電壓。接著， 一個或多個電壓脈沖施加到相應輔助字線 WWLO。 WWLO脈沖振幅可自例如4至8伏變化。相應NV NT區塊開關 NTOO從ON至OFF切換，或保持在OFF狀態。寫0操作以WL1與WWL1、 WL2與WWL2及WL3與WWL3重復，直至所有位均處于OFF狀態。圖 11A中所示出的位模式11100表示對16位存儲器陣列9000中16位的每一 個寫0 (OFF狀態)，使得每一位為OFF或高電阻狀態。
對讀取操作而言，例如位線BL0的位線切換為例如低于3或4伏的電 壓，且例如字線WL0的所選擇字線將例如T00的NFET選擇晶體管激活為 ON狀態，并經由例如NT00的相應NV NT區塊連接BL0至例如WWLO 的接地的相應輔助字線。若相應NV NT區塊開關NT00處于OFF狀態，BLO 便保持不變并檢測到"0"或OFF狀態。然而，若相應NVNT區塊開關NTOO 處于"l"或ON狀態，那么位線BL0電壓便減小(下降)并檢測到'T'狀態。 在此示例中，讀取操作產生位模式11150，其中所有位均處于"O"或OFF狀 態，使得輸出位模式11150對應于輸入位模式11100。
寫1操作一次沿所選擇字線執行一位，例如WLO及例如相應輔助字線 WWL0。通過將位線BL0保持在0伏，同時位線BL1、 BL2及BL3保持在 例如4或5伏的較高電壓，而將邏輯'T'或低電阻狀態寫入單元C00。接著， 一個或多個電壓脈沖被施加給相應輔助字線WWL0。 WWLO脈沖振幅可自 例如4至8伏變化，且單元C00從邏輯"0"高電阻狀態切換，并將非易失性 邏輯'T'或低電阻狀態儲存在NT00上。C01在此示例中將儲存0，因而如上 相關于寫0操作進一步描述的，由于整個陣列在寫0操作之前被擦除，所 以不施加脈沖。
如上所述相關于寫1操作描述所描述的，寫1操作一次實施一位，直 至棋盤模式11200被寫入存儲器陣列9000。在此示例中，棋盤模式11200 被施加到預先擦除的16位存儲器陣列9000。接著，如顯示讀數11000所示 出的，讀取操作產生相應的棋盤位模式11250，且存儲器陣列9000中16 位保持儲存為非易失性邏輯"0"或"1"狀態。
如上所述的，因變于所施加電壓，圖IOA中所示出的單個NVNT區塊開關10450分別在ON與OFF、低與高電阻狀態之間切換。在第一狀況下， 如以下相關于圖IIB進一步描述的，使用諸如2ns的快速升、降時間。在 第二狀況下，如以下相關于圖IIC進一步描述的，使用例如10 ns的緩慢 升、降時間。在兩種狀況下，寫0及寫1切換均使用IO個脈沖。而且，在 兩種狀況下，寫0使用20 ^的保持時間，寫1使用1 ms的保持時間。通 常，測試狀況類似于相關于圖4B與5B，及與本申請同時提交的題為"非易 失性納米管二極管與非易失性納米管區塊及其系統與其制造方法"的美國 專利申請No. 11/280,786、美國專利申請No.(待宣布)中所描述的ON/OFF 交換。
圖11B中所示出的Schmoo圖11400顯示沿水平軸的1至7伏范圍的 寫0操作，及垂直方向的1至7伏范圍的寫1操作的通過及失敗區。通過 區11450顯示施加電壓為4伏及以上的寫0及寫1操作產生類似于NVNT 區塊開關10450的NV NT區塊開關的成功開關。通過區11450外部的寫0 及寫1電壓無效。
圖11C中所示出的Schmoo圖11500顯示沿水平軸的1至12伏范圍的 寫0操作及垂直方向的1至12伏范圍的寫1操作的通過及失敗區。通過區 11550顯示所施加電壓為4伏及以上的寫0及寫1操作產生類似于NV NT 區塊開關10450的NV NT區塊開關的成功開關。通過區11550外部的寫0 及寫1電壓無效。在一些實施例中， 一例外為如位置11600所指定的在寫1 操作的最低5伏開關的NVNT區塊開關。
使用NVNT開關或NVNT區塊開關作為具有鄰近NV存儲節點位置的位線 的非易失性納米管存儲節點的存儲器陣列
如圖9A所示出的存儲器陣列簡圖9000中所示，存儲器陣列可通過互 連非易失性存儲單元而形成，該非易失性存儲單元包括例如NFET的選擇 晶體管、例如NVNT開關或NVNT區塊開關的非易失性納米管存儲節點、 及該單元內和該單元與例如字線、位線及輔助字線的陣列線之間的互連。 圖8D歸納各類非易失性納米管存儲節點1-13，包括每一類型NVNT存儲 節點、集成結構中集成層及相應圖編號的簡單描述。為求集成的容易性，例如NV NT開關或NV NT區塊開關的非易失性
納米管存儲節點的一些實施例可定位于存儲器陣列結構的頂部或附近，并 相對于集成結構下部的存儲器陣列位線而可任選地偏移，以便于第一非易
失性納米管儲存節點與相應NFET選擇晶體管的下層源極之間的直接垂直 連接。S卩，該NFET選擇晶體管，接線柱連接源極及漏極擴散，以及諸如 字線、位線及輔助位線的陣列線可在非易失性納米管存儲節點形成之前形 成，其可在工藝流程的末端或附近形成。置于集成結構的頂端或附近的非 易失性納米管存儲節點在觸點端子金屬及絕緣體選擇以及非絕緣體選項的 選擇中提供增強的柔性，此可提升非易失性納米管存儲節點的電氣性能。 然而，在一些實施例中，單元區域可較大，例如大50%至100%，及在一些 配置中大200%以上。
在存儲單元的頂部或附近具有NV NT開關或NV NT區塊開關的存儲 單元在以下以圖20B中所歸納的單元區域而相關于圖12A-15進一步描述。
使用置于陣列布線之上的NV NT開關的存儲器陣列
圖12A示出使用四個存儲單元的存儲器陣列12000的平面圖，該存儲 單元使用NVNT開關作為位于存儲器陣列12000結構頂部或附近的非易失 性存儲器件。圖12B示出沿剖切線A1-A1'取得的相應存儲器陣列12000'截 面圖。存儲單元12050A及12050B為彼此的鏡像。存儲單元12050A將用 于描述存儲器陣列12000中典型單元的單元結構。雖然存儲單元12050A顯 示作為上述圖2A中所示非絕緣NV NT開關2000的NV NT儲存節點 12150A，并在圖8D中列示為NVNT儲存節點W，但編號為1-8及在圖8D 中列示的任一絕緣或非絕緣NV NT儲存節點均可使用，以取代NV NT儲 存節點12150A。
單元選擇晶體管12100A包括形成于硅襯底12300中的源極12200及漏 極12250。制造有側壁隔離片12400的柵極12350為部分陣列字線12350， 其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道區 12450的ON及OFF狀態。另一方面，獨立的字線導體(未顯示)可用于 互連例如圖12A及12B中所示單元選擇晶體管12100A的選擇器件的柵極區。嵌入電介質12625的接線柱12500提供源極12200與接線柱12550之 間的導電路徑，接線柱12550又形成NV NT開關12150A的第一觸點端子。 NVNT開關12150A的第二觸點端子12600是輔助字線12600的分段。NV NT元件12650接觸觸點端子12550的頂部共面表面及輔助字線12600的一 分段，以及共面絕緣體12625的頂面。NVNT開關12150B是NVNT開關 12150A的鏡像。
單元選擇晶體管12100A的漏極12250接觸接線柱12700，接線柱12700 又在觸點12800接觸導體段12750。導體段12750也在觸點12850接觸存儲 器陣列位線12900，藉以使漏極擴散12250與位線12900連接。漏極12250 與鄰近單元(在圖12A或12B中看不到)共享。
如上所述，NVNT存儲節點12150A及12150B可以是數個非絕緣NV NT開關之一。例如，可使用圖2中所示出的NVNT開關2000及圖3中所 示出的NV NT開關3000，且對于芯片安裝于密封封裝的應用無需保護性電 介質層。
另一方面，NVNT存儲節點12150A及12150B可以是數個絕緣NV NT 開關之一。可使用例如圖6A中所示出的NV開關6000、圖6B中所示出的 6020、圖6C中所示出的6040、圖6D中所示出的6060、圖7A中所示出的 7000、及圖7B中所示出的7050。也可使用其它實施例。如上述各圖所示 出的，這些NVNT開關可用單一絕緣體層，絕緣體層的組合，及絕緣體層 與間隙區的組合絕緣。如在本文中更詳細描述的，其它實施例用導體覆蓋 NV NT開關。
在一些實施例中，諸如形成存儲器陣列12000的存儲單元12050A及 12050B的存儲單元估計面積為約20F2,其中F為最小技術節點尺寸。進一 步假設當形成單元結構時使用自對齊垂直接線柱。該層疊觸點及填注的通 孔(垂直接線柱)在Ryan， J. G.等人所著Journal of Research and Development, Vol. 39, No. 4， July 1995, pp. 371-381的"IBM的互連技術的發展"(The evolution of interconnection technology at IBM)的現有技術文獻中示出，其 全部內容通過引用結合于此。如以下更詳細描述的，若垂直接線柱未自對 齊，單元區域的大小(覆蓋區域)估計將增長超過兩倍，為大于圖20B中所示出的40F2。
使用具有置于陣列布線上的頂部/側面及底部觸點的NV NT區塊開關的存 儲器陣列
圖13A示出使用四個存儲單元的存儲器陣列13000的平面圖，該存儲 單元使用NVNT開關作為位于存儲器陣列13000結構頂部或附近的非易失 性儲存器件。圖13B示出沿剖切線A2-A2'取得的相應存儲器陣列13000'截 面圖。存儲單元13050A及13050B為彼此的鏡像。存儲單元13050A將用 于描述存儲器陣列13000中典型單元的單元結構。雖然存儲單元13050A顯 示作為上述圖4A中所示非絕緣NV NT開關4000的NV NT存儲節點 13150A，并在圖8D中列示為NV NT儲存節點弁9，但編號9、 11或12及 在圖8D中列示的任一絕緣或非絕緣NV NT存儲節點均可使用，以取代NV NT存儲節點13150A。用于描述存儲器陣列13000的NVNT區塊開關4000 對應于圖10A中所示SEM圖10300中的所示NVNT區塊開關10450。
單元選擇晶體管13100A包括形成于硅襯底13300中的源極13200及漏 極13250。制造有側壁隔離片13400的柵極13350是陣列字線13350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區13450的ON及OFF狀態。另一方面，獨立的字線導體(未示出)可用 于互連例如圖13A及13B中所示單元選擇晶體管13100A的選擇器件的柵 極區。嵌入電介質13625的接線柱13500提供源極13200與接線柱13550 之間的導電路徑，接線柱13550又形成至NV NT開關13150A的NVNT區 塊13650的第一觸點端子。NVNT區塊13650與用作底部觸點端子的接線 柱13500及部分絕緣體13625的表面重疊，也如上所述稱為重疊長度L0l。 至NV NT區塊13650的頂面及一側面的第二觸點端子由導體段13675形成， 其也接觸NV NT開關13150A的端子13600，該端子是輔助字線13600的 分段。NVNT區塊開關13150B為NVNT區塊開關13150A的鏡像。
單元選擇晶體管13100A的漏極13250接觸接線柱13700，該接線柱 13700又在觸點13800上接觸導體段13750。導體段13750也在觸點13850 上接觸存儲器陣列位線13900，藉以連接漏極擴散13250與位線13900。漏極13250與鄰近單元(圖13中未見)共享。
如上所述，NV NT存儲節點13150A及13150B可以是非絕緣NV NT 區塊開關。例如，可使用圖4A中所示出的NVNT區塊開關4000，對于芯 片安裝于密封封裝的應用無需保護性電介質層。圖9A中示意性示出的16 位存儲器陣列9000位于圖9B的布局9002中，且圖10A中的SEM圖10300 為所制造存儲器陣列13000的示例。
或者，NV NT存儲節點13150A及13150B可以是數種絕緣NV NT區 塊開關之一。可使用例如圖8A中所示的NV區塊開關8000及圖8B中所示 的8020。如上述各圖所示出的，這些NVNT區塊開關可以是單一絕緣體層， 絕緣體層的組合，及絕緣體層與間隙區的組合的絕緣。
在一些實施例中，例如形成存儲器陣列13000的存儲單元13050A及 13050B的存儲單元估計面積為約20F2,其中F為最小技術節點尺寸。進一 步假設在形成單元結構時使用自對齊垂直接線柱。該疊層觸點及填注的通 孔(垂直接線柱)在所納入的文獻中例示。若垂直接線柱未自對齊，單元 區域的大小(覆蓋區域)估計將增長超過兩倍，為大于圖20B中所示出的 40F2。
使用具有置于陣列布線之上的頂部及底部觸點的NV NT區塊開關的存儲器 陣列
圖14A示出使用四個存儲單元的存儲器陣列14000的平面圖，該存儲 單元使用NVNT區塊開關作為位于存儲器陣列14000結構頂部或附近的非 易失性存儲器件。圖14B示出沿剖切線A3-A3'取得的相應存儲器陣列 14000'截面圖。存儲單元14050A及14050B為彼此的鏡像。存儲單元14050A 將用于描述NRAM存儲器陣列14000中典型單元的單元結構。存儲單元 14050A使用上述圖5A中所示出的絕緣NVNT區塊開關5000，并在圖8D 中列示為NV NT存儲節點弁10。
單元選擇晶體管14100A包括形成于硅襯底14300中的源極14200及漏 極14250。制造有側壁隔離片14400的柵極14350為分陣列字線14350的一 部，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道區14450的ON及OFF狀態。或者，獨立的字線導體(未顯示)可用于互 連例如圖14A及14B中所示單元選擇晶體管14100A的選擇器件的柵極區。 嵌入電介質14625的接線柱14500提供源極14200與接線柱14550之間的 導電路徑，接線柱14550又形成至NVNT區塊開關14150A的NV NT區塊 14600的第一底部觸點端子。至NV NT區塊14600的第二頂部觸點端子 14650用作頂部觸點端子，并當如所納入的專利文獻中進一步描述的限定自 對齊NV NT區塊14650側面時，可用作掩模。頂部觸點端子14650接觸輔 助字線14675。 NV NT區塊開關14150B為NV NT區塊開關14150A的鏡 像。
單元選擇晶體管14100A的漏極14250接觸接線柱14700，接線柱14700 又在觸點14800上接觸導體段14750。導體段14750也在觸點14850上接觸 存儲器陣列位線14900，藉以連接漏極擴散14250與位線14900。漏極14250 與鄰近單元(在圖14A或14B中未見)共享。
諸如形成具有NVNT區塊開關14150A及14150B作為NVNT存儲節 點的存儲器陣列14000的存儲單元14050A及14050B的存儲單元，由于緊 湊的3維頂部及底部觸點NVNT區塊開關幾何形狀(結構)而形成密集單 元。在一些實施例中，存儲單元區域(覆蓋區域)估計面積為約12-15 F2， 其中F為最小技術節點尺寸。進一步假設當形成單元結構時使用自對齊垂 直接線柱。該疊層觸點及填注的通孔(垂直接線柱)在所納入的文獻中列 示。如以下更詳細示出地，若垂直接線柱未自對齊，單元區域的大小(覆 蓋區域)估計將增長超過兩倍，為大于圖20B中所示出的30F2。
使用具有置于陣列布線之上的頂部/所有側面及底部觸點的封閉NV NT區 塊開關的存儲器陣列
圖15示出顯示使用封閉NV NT區塊開關作為位于存儲器陣列15000 結構頂部或附近的非易失性存儲裝置的兩個存儲單元的存儲器陣列15000 的截面圖。存儲單元15050A及15050B為彼此的鏡像。存儲單元15050A 將用于描述存儲器陣列15000中典型單元的單元結構。存儲單元15050A取 代用于存儲單元14050A的絕緣NV NT區塊開關5000，并在圖8D中列示為具有上述圖8C中所示并在圖8D中列示為NV NT存儲節點W3的絕緣封 閉NVNT區塊開關8050的NVNT存儲節點存10。
與NVNT區塊表面接觸的絕緣體可使電氣特性不變，可提升電氣特性， 或甚至可限制NV NT區塊開關的電氣操作。為便于存儲器陣列中NV NT 區塊開關集成，可通過使用封閉NVNT區塊開關而降低或消除絕緣體材料 選擇的敏感性，該封閉NV NT區塊開關包括用絕緣體避免相應NV NT區 塊的頂部及所有側面接觸的頂部/所有側面觸點端子。存儲單元15050A類 似于圖14A及14B的平面圖(布局)及截面圖中分別示出的單元14050A。 因而，僅存儲器陣列15000的截面圖顯示在圖15中。封閉NV NT區塊開 關15150A為NVNT區塊開關14150A的變體，如以上相關于圖8C中所示 封閉NVNT區塊開關8050所描述的，其中與NVNT區塊15600的頂面接 觸的導體也封閉(包覆)NVNT區塊15600以制造頂部/所有側面觸點。該 圍繞(包覆)導體可相對較薄，例如5至50nm，用于形成封閉NVNT區 塊側面觸點，并用絕緣體材料避免側面接觸。
單元選擇晶體管15100A包括形成于硅襯底15300中的源極15200及漏 極15250。制造有側壁隔離片15400的柵極15350為陣列字線15350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區15450的ON及OFF狀態。或者，獨立的字線導體(未示出)可用于互 連例如圖15中所示單元選擇晶體管15100A的選擇器件的柵極區。嵌入電 介質15625的接線柱15500提供源極15200與接線柱15550之間的導電路 徑，接線柱15550又形成至封閉NVNT開關15150A的NVNT區塊15600 的第一底部觸點端子。接觸NV NT區塊15600的頂面及所有側面的頂部/ 所有側面觸點端子15650形成第二觸點，并如圖15的截面圖中所示，也與 輔助字線15675接觸。NVNT區塊開關15150B為NV NT區塊開關15150A 的鏡像。
單元選擇晶體管15100A的漏極15250接觸接線柱15700，接線柱15700 又在觸點15800上接觸導體段15750。導體段15750也接觸存儲器陣列位線 (圖15中未示出)，但在對應于圖14A中觸點14850的觸點(未示出)對 應于存儲器陣列位線14卯0，藉以連接漏極擴散15250與對應于圖14A中位線14900的位線(未示出)。漏極15250與鄰近單元(在圖15中未見) 共享。
例如形成具有封閉NVNT區塊開關15150A及15150B作為NV NT存 儲節點的存儲器陣列15000的存儲單元15050A及15050B的存儲單元，由 于頂部/所有側面觸點端子15650的橫向厚度及底部觸點端子15550的邊緣 與頂部/所有側面觸點端子15650之間的間隔(如上述所稱的LoL)，可形 成密度低于單元14150A及14150B的單元，但可較例如單元13150A及 13150B密集。在一些實施例中，存儲單元區域(覆蓋區域)估計面積為約 15-20 F2，其中F為最小技術節點尺寸。進一步假設當形成單元結構時使用 自對齊垂直接線柱。該層疊觸點及填注的通孔(垂直接線柱)在所納入的 文獻中進一步列示。如以下更詳細示出的，若垂直接線柱未自對齊，在一 些實施例中，單元區域的大小(覆蓋區域)估計將增長超過兩倍，為大于 圖20B中所示出的30-40 F2。
使用NV NT開關或NV NT區塊開關作為具有集成以提升單元/陣列密度(降 低單元/陣列覆蓋區域)的NV存儲節點的非易失性納米管存儲節點的存儲 器陣列
在一些實施例中，存儲器陣列通過互連包括例如NFET的選擇晶體管 的非易失性存儲單元、例如NV NT開關或NV NT區塊開關的非易失性納 米管存儲節點、及單元內互連機構和單元與例如圖9A中所示出的存儲器陣 列簡圖卯OO中所示字線、位線及輔助字線的陣列線之間的互連機構形成。 圖8D歸納各種非易失性納米管存儲節點1-13，包括每一類NVNT存儲節 點、集成結構內集成層及相應圖編號的簡短描述。
為提高單元/陣列密度(降低單元/陣列覆蓋區域)，例如NVNT開關 或NVNT區塊開關的非易失性納米管存儲節點可嵌入選擇NFET晶體管的 源極上方及集成結構中陣列位線下方的存儲單元中，使得陣列位線可定位 于選擇NFET晶體管之上，以便如以下相關于圖16A-20A所示出及圖20B 中歸納地提高單元密度。使用置于陣列位線之下、選擇晶體管附近并與源極接觸的NV NT開關的存 儲器陣列
圖16A示出顯示使用NVNT開關作為嵌入存儲器陣列16000結構以提 高單元/陣列密度的非易失性存儲器件的四個存儲單元的存儲器陣列16000 的平面圖。圖16B示出沿剖切線A4-A4'取得的相應存儲器陣列16000'截面 圖。存儲單元16050A及16050B為彼此的鏡像。示例性存儲單元16050A 將用于描述存儲器陣列16000中典型單元的單元結構。雖然存儲單元 16050A顯示作為上述圖6A中所示絕緣NV NT開關6000的NV NT存儲節 點16150A，并在圖8D中列示為NVNT存儲節點存3，但編號3-8及在圖8D 中列示的任一絕緣NV NT存儲節點均可使用，以取代NV NT存儲節點 16150A。其它實施例也可使用。
單元選擇晶體管16100A包括形成于硅襯底16300中的源極16200及漏 極16250。制造有側壁隔離片16400的柵極16350為陣列字線16350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區16450的ON及OFF狀態。或者，獨立的字線導體(未示出)可用于互 連例如圖16A及16B中所示的單元選擇晶體管16100A的選擇器件的柵極 區。嵌入電介質16625的接線柱16500提供源極16200與也嵌電介質16625 的NVNT開關16150A的第一觸點端子之間的導電路徑，其中接線柱16500 可作為NVNT開關16150A的第一觸點端子。NV NT開關16150A的第二 觸點端子16600為的輔助字線16600的一部分。NVNT元件16650接觸觸 點端子16500的頂部共面表面。NV NT開關16150B為NVNT開關16150A 的鏡像。
單元選擇晶體管16100A的漏極16250接觸接線柱16700，接線柱16700 又在觸點16800上接觸接線柱16900'。接線柱16900'接觸位線16900，藉以 互連位線16900及漏極16250。接線柱16900'及位線16900可在相同時間使 用較佳制造方法形成，例如USP 4,944,836中所描述的導體沉積及化學機械 拋光(CMP)法。漏極16250與鄰近單元(在圖16A或16B中未見)共享。
如上所述，NVNT存儲節點16150A及16150B可以是數種絕緣NV NT 區塊開關之一。可使用例如圖6A中所示出的NV開關6000、圖6B中所示圖6C中所示出的6040、圖6D中所示出的6060、圖7A中所 示出的7000及圖7B中所示出的7050。如上述各圖所示出的，這些NVNT 開關可用單一絕緣體層，絕緣體層的組合，或絕緣體層與間隙區的組合絕 緣。
圖16A中所示出的存儲器陣列16000的平面圖及圖16B中所示出的相 應截面圖16000'顯示經由位線16900限定層制造的集成結構。其余絕緣(及 導體)層可形成于包括最后芯片鈍化及芯片端子金屬層(未示出)的位線 16900 (未示出)之上。
在一些實施例中，例如形成存儲器陣列16000的存儲單元16050A及 16050B的存儲單元，如以下圖20B中所示出的，估計面積為約12-15F2， 其中F為最小技術節點尺寸。
使用置于陣列位線之下、選擇晶體管附近并與源極接觸的具有頂部/側面及 底部觸點的NV NT開關的存儲器陣列
圖17A示出顯示使用具有頂/側面及底部觸點端子的NVNT開關作為 嵌入存儲器陣列17000結構以提高單元/陣列密度的非易失性存儲器件的四 個存儲單元的存儲器陣列17000的平面圖。圖17B示出沿剖切線A5-A5'取 得的相應存儲器陣列17000'截面圖。存儲單元17050A及17050B為彼此的 鏡像。示例性存儲單元17050A將用于描述存儲器陣列17000中典型單元的 單元結構。雖然存儲單元17050A顯示作為上述圖8A中所示的具有頂部/ 側面及底部觸點端子的絕緣NVNT開關8000的NVNT存儲節點17150A， 并在圖8D中列示為NVNT存儲節點W1，但在圖8D中列示的絕緣NVNT 存儲節點12或其它絕緣體配置(未顯示)均可使用，以取代NV NT存儲 節點17150A。
單元選擇晶體管17100A包括形成于硅襯底17300中的源極17200及漏 極17250。制造有側壁隔離片17400的柵極17350為陣列字線17350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區17450的ON及OFF狀態。或者，獨立的字線導體(未示出)可用于互 連例如圖17A及17B中所示單元選擇晶體管17100A的選擇器件的柵極區。嵌入電介質17625的接線柱17500提供源極17200與也嵌入電介質17625 的NVNT開關17150A的第一觸點端子之間的導電路徑，其中接線柱17500 可作為至NV NT開關17150A的NV NT區塊17650的第一觸點端子。NV NT 開關17150A的第二觸點端子17675通過導體段17675形成，并形成至NV NT區塊17650的頂部/側面觸點，且接觸輔助字線17600。 NV NT開關 17150B為NVNT開關17150A的鏡像。
單元選擇晶體管17100A的漏極17250接觸接線柱17700，接線柱17700 又在觸點17800上接觸接線柱17900'。接線柱17900'接觸位線17900，藉以 互連位線17900及漏極17250。如以上相關于圖16A-16B及所納入專利文 獻中所描述的，接線柱17900'及位線17900可在相同時間形成。漏極17250 與鄰近單元(在圖17A或17B中未見)共享。
如上所述，NV NT存儲節點17150A及17150B可以是數種絕緣NV NT 區塊開關之一，例如圖8A中所示出的NV開關8000及圖8B中所示出的 NV NT區塊開關8020。如上述各圖所示出的，這些NVNT開關可用單一 絕緣體層，絕緣體層的組合，或絕緣體層與間隙區的組合絕緣。
圖17A中所示出的存儲器陣列17000的平面圖及圖17B中所示出的相 應截面圖17000'顯示經由位線17900限定層制造的集成結構。其余絕緣(及 導體)層可形成于包括最后芯片鈍化及芯片端子金屬層(未示出)的位線 17900 (未示出)之上。
在一些實施例中，例如形成NRAM存儲器陣列17000的存儲單元 17050A及17050B的存儲單元，如以下圖20B中所示出的，估計面積為約 12-15F2，其中F為最小技術節點尺寸。
使用置于陣列位線之下、選擇晶體管附近并與源極接觸的具有頂部及底部 觸點的NV NT開關的存儲器陣列
圖18A示出顯示使用具有頂部及底部觸點端子的NV NT開關作為嵌入 存儲器陣列18000結構以提高單元/陣列密度的非易失性存儲裝置的四個存 儲單元的存儲器陣列18000的平面圖。圖18B示出沿剖切線A6-A6'取得的 相應存儲器陣列18000'截面圖。存儲單元18050A及18050B為彼此的鏡像。示例性存儲單元18050A將用于描述存儲器陣列18000中典型單元的單元結 構。存儲單元18050A顯示作為上述圖5A中所示出的具有頂部及底部觸點 端子的絕緣NVNT開關5000的NVNT存儲節點18150A，并在圖8D中列 示為NV NT存儲節點弁10。
單元選擇晶體管18100A包括形成于硅襯底18300中的源極18200及漏 極18250。制造有側壁隔離片18400的柵極18350為陣列字線18350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區18450的ON及OFF狀態。或者，獨立的字線導體(未示出)可用于互 連例如圖18A及18B中所示出的單元選擇晶體管18100A的選擇器件的柵 極區。嵌入電介質18625的接線柱18500提供源極18200與也嵌入電介質 18625的NV NT開關18150A的第一觸點端子之間的導電路徑，其中接線 柱18500可作為至NV NT開關18150A的NVNT區塊18600的底部觸點端 子。接觸NVNT區塊18600的頂面的頂部觸點端子18650形成第二觸點， 并也與輔助字線18675接觸。NVNT區塊開關18150B為NVNT開關區塊 18150A的鏡像。
單元選擇晶體管18100A的漏極18250接觸接線柱18700，接線柱18700 又在觸點18800上接觸接線柱18900'。接線柱18900'接觸位線18900，藉以 互連位線18900及漏極18250。如以上相關于圖16A-16B、 17A-17B及所納 入專利文獻中所描述的，接線柱18900'及位線18卯0可在相同時間形成。 漏極18250與鄰近單元(在圖18A或18B中未見)共享。
如上所述，NVNT存儲節點18150A及18150B使用上述圖5A中所示 出的NV NT區塊開關5000以提高單元/陣列密度(降低單元/陣列覆蓋區 域)。雖然NV NT存儲節點18150A及18150B示出用單一絕緣體層絕緣 的NVNT區塊開關5000，但如上述各圖所示出的，也可使用絕緣體層的組 合，及絕緣體層與間隙區的組合。
圖18A中所示出的存儲器陣列18000的平面圖及圖18B中所示出的相 應截面圖18000'顯示經由位線18900限定層制造的集成結構。其余絕緣(及 導體)層可形成于包括最后芯片鈍化及芯片端子金屬層(未示出)的位線 18900 (未示出)之上。在一些實施例中，例如形成NRAM存儲器陣列18000的存儲單元 18050A及18050B的存儲單元，如下列圖20B中所示出的，估計面積為約 6-8F2，其中F為最小技術節點尺寸。
使用置于陣列位線之下、選擇晶體管附近并與源極接觸的具有頂部/所有側 面及底部觸點的封閉(遮蓋)NVNT開關的存儲器陣列
圖19示出顯示使用封閉(遮蓋)NVNT區塊開關作為位于存儲器陣列 19000結構的選擇晶體管附近的非易失性存儲器件的兩個單元的存儲器陣 列19000的截面圖。存儲單元19050A及19050B為彼此的鏡像。存儲單元 19050A將用于描述存儲器陣列19000中典型單元的單元結構。存儲單元 19050A取代用于單元18050A的絕緣NVNT區塊開關5000，并在圖8D中 列示作為具有上述圖8C中所示并在圖8D中列示為NVNT存儲節點W3的 絕緣封閉NVNT區塊開關8050的NVNT存儲節點弁10。
如上所述，與NVNT區塊表面接觸的絕緣體可使電氣特性不變，可提 升電氣特性，或甚至可限制NVNT區塊開關的電氣操作。為便于存儲器陣 列中NV NT區塊開關集成，可通過使用封閉NV NT區塊開關而降低或消 除絕緣體材料選擇的敏感性，該封閉NVNT區塊開關包括用絕緣體避免相 應NV NT區塊的頂部及所有側面接觸的頂部/所有側面觸點端子。存儲單元 19050A類似于圖18A及18B的平面圖(布局)及截面圖中分別示出的單 元18050A。因而，僅存儲器陣列19000的截面圖顯示于圖19中。封閉NV NT區塊開關19150A為NVNT區塊開關18150A的變體，如以上相關于圖 8C中所示封閉NVNT區塊開關8050所描述的，其中與NVNT區塊19600 的頂面接觸的導體也封閉(包覆)NVNT區塊19600以制造頂部/所有側面 觸點。該圍繞(包覆)導體可相對較薄，例如5至50 nm，用于形成封閉 NVNT區塊側面觸點，并實質上用絕緣體材料避免側面接觸。
單元選擇晶體管19100A包括形成于硅襯底19300中的源極19200及漏 極19250。制造有側壁隔離片19400的柵極19350為陣列字線19350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區19450的ON及OFF狀態。或者，獨立的字線導體(未示出)可用于互連例如圖19中所示的單元選擇晶體管19100A的選擇器件的柵極區。嵌入 電介質19625的接線柱19500提供源極19200與也嵌入電介質19625的NV NT區塊開關19150A的第一觸點端子之間的導電路徑，其中接線柱19500 可用作至NVNT區塊開關19150A的NV NT區塊19600的底部觸點。接觸 NV NT區塊19600的頂面及所有側面的頂部/所有側面觸點端子19650形成 第二觸點，并也與輔助字線19675接觸。NVNT區塊開關19150B為NV NT 區塊開關19150A的鏡像。
單元選擇晶體管19100A的漏極19250接觸接線柱19700，接線柱19700 又在觸點19800上接觸接線柱19900'。接線柱19900'接觸位線19900，藉以 互連位線19900及漏極19250。如以上相關于圖16A-16B、17A-17B、18A-18B 及所納入的專利文獻中所描述的，接線柱19900'及位線19900可在相同時 間形成。漏極19250與鄰近單元(在圖19中未見)共享。
諸如形成具有封閉NVNT區塊開關19150A及19150B作為NV NT存 儲節點的存儲器陣列19000的存儲單元19050A及19050B的存儲單元，在 一些實施例中，由于頂部/所有側面觸點端子19650的橫向厚度及底部觸點 端子19550的邊緣與頂部/所有側面觸點端子19650的間隔(如上述所稱的 L^)，可形成密度低于單元18150A及18150B的單元，但可較例如單元 16150A及16150B密集。在一些實施例中，如以下圖20B中所示出的，存 儲單元區域(覆蓋區域)估計面積為約12-15 F2，其中F為最小技術節點尺 寸。
使用置于陣列位線之下、選擇晶體管附近的具有頂部及底部觸點的NVNT 區塊開關的存儲器陣列，其具有至該開關的頂部觸點的位線觸點及至該底 部觸點的漏極觸點
圖20A示出使用如圖5A中所示出的NV NT區塊開關5000在位線觸 點與相應漏極擴散之間替代配置的存儲器陣列20000的截面圖。相應輔助 字線連接選擇NFET器件的相應源極。在一些實施例中，存儲器陣列20000 的存儲器陣列密度(覆蓋區域)約等于上述相對于圖18A-18B所描述的存 儲器陣列18000的存儲器陣列密度(覆蓋區域)。圖20A示出顯示使用具有頂部及底部觸點端子的NV NT區塊開關作為 嵌入存儲器陣列20000結構的非易失性存儲器件以提高單元/陣列密度的存 儲單元的存儲器陣列20000的截面圖。存儲單元20050A及20050B為彼此 的鏡像。示例性存儲單元20050A將用于描述存儲器陣列20000中典型單元 的單元結構。存儲單元20050A顯示NV NT存儲節點20150A作為上述圖 5A中所示出的具有頂部及底部觸點端子的絕緣NV NT區塊開關5000，并 在圖8D中列示為NVNT存儲節點弁10。
單元選擇晶體管20100A包括形成于硅襯底20300中的源極20200及漏 極20250。制造有側壁隔離片20400的柵極20350為陣列字線20350的一部 分，其形成柵極區及陣列互連，并使用熟知的FET器件操作方法控制溝道 區20450的ON及OFF狀態。或者，獨立的字線導體(未示出)可用于互 連例如圖20A中所示出單元選擇晶體管20100A的選擇器件的柵極區。嵌 入電介質20625的接線柱20500提供漏極20250與也嵌入電介質20625的 NV NT開關20150A的第一觸點端子之間的導電路徑，其中接線柱20500 可作為至NVNT區塊開關20150A的NV NT區塊20600的底部觸點端子。 與NVNT區塊20600的頂面接觸的頂部觸點端子20650形成第二觸點，并 也與接線柱20900'接觸。接線柱20900'接觸位線20900，藉以互連位線20900 及NV NT區塊開關20150A的頂部觸點端子20650。如以上相關于圖 16A-16B、 17A-17B、 18A-18B與19及所納入專利文獻中所描述的，接線 柱20900'及位線20900可在相同時間形成。NV NT開關20150B為NV NT 開關20150A的鏡像。
單元選擇晶體管20100A的源極20200接觸接線柱20700，接線柱20700 又在觸點20800上接觸輔助字線20675。源極20200與鄰近單元(在圖20A 中未見)共享。
如上所述，NVNT存儲節點20150A及20150B使用上述圖5A中所示 出的NVNT區塊開關5000，以提升單元/陣列密度(降低高單元/陣列覆蓋 區域)。雖然NV NT存儲節點20150A及20150B示出具有單一絕緣體層 的NVNT區塊開關5000，但如以上各圖所示出的，也可使用絕緣體層的組 合，及絕緣體層與間隙區的組合。圖20A中所示出的存儲器陣列20000的截面圖顯示經由位線20900限 定層制造的集成結構。其余絕緣(及導體)層可形成于包括最后芯片鈍化 及芯片端子金屬層(未顯示)的位線20900 (未示出)之上。
在一些實施例中，例如形成存儲器陣列20000的存儲單元20050A及 20050B的存儲單元，估計面積為約6-8F2，其中F為最小技術節點尺寸。
請注意，雖然圖5A中所示出的NVNT區塊開關5000用作NVNT區 塊開關20150A及20150B，但若需要減少與絕緣體20625接觸，便可使用 圖8C中所示的封閉NVNT區塊開關8050加以取代。在此狀況下，為了如 相關于圖19中所描述的存儲器陣列19000的相同理由，可增加陣列區域(覆 蓋區域)的大小。
用作非易失性納米管存儲節點的NV NT開關、NVNT區塊開關及封閉NV NT區塊開關的各實施例的相關存儲器陣列密度(覆蓋區域)的歸納
圖20B基于NVNT存儲節點的類型和配置，歸納上述存儲器陣列的一 些示例性實施例的單元尺寸。圖20B也包括相應圖8DNVNT存儲節點編 號，以便于參考用作各存儲器陣列中NV存儲節點的NVNT開關、NVNT 區塊開關或封閉NVNT區塊開關的類型。
置于已連接NFET選擇晶體管的字線(WL)及位線(BL)上陣列的頂 面之上或附近的NVNT存儲節點產生較不密集的實現。然而，置于預先布 線的存儲器陣列的表面上或附近的NVNT存儲節點提供集成的容易性(集 成柔性)，包括用于安裝到密封封裝中的非絕緣芯片以及使用各種絕緣體 組合及間隙區的絕緣NVNT存儲節點。該配置產生與CMOS電路及NFET 選擇晶體管集成在一起的NV NT開關及NV NT區塊開關的短開發時間。 如圖20B中所示，單元區域(覆蓋區域)實質上可大于完全集成結構，然 而例如上述相關于圖9A-9B、 IOA-IOB、及11A-11C所描述的16位存儲器 陣列9000的工作存儲器陣列，產生更快的存儲器陣列制造及加速的學習。 請注意，單元密度(覆蓋區域)也取決于在NVNT存儲節點連接至選擇晶 體管源極擴散時，是使用自我齊還是非自對齊接線柱。
置于位線下的全集成NVNT存儲節點產生提高的單元密度(相對較小的覆蓋區域)。圖20B顯示就最小尺寸F而言不同的相關單元區域。相對 較密集存儲單元的一些實施例具有6-8 FZ范圍的估計單元面積，其可通過 完全集成具有圖20B中所示頂部及底部觸點的NVNT區塊開關而達成。對 F = 45 nm的技術節點而言，單元面積估計處于0.012 - 0.016 um2范圍，對F =22nm的技術節點而言，單元面積估計處于0.003 - 0.004 um2范圍，及對 F=10 nm的技術節點而言，單元面積估計處于0.0006 - 0.0008 un^范圍。 NVNT區塊開關是可縮放的，并已制造成22至45nm范圍的尺寸。縮放至 F = 10 nm或甚至更小的技術節點，目前并無已知的基本障礙。
相對較密集的交叉點開關
非易失性交叉點開關矩陣可在制造完成后用于改變芯片中的互連。NV NT區塊開關可用于形成相對較密集的非易失性交叉點開關，以用于例如 FPGA的可重配置邏輯。以下相關于圖20A-23C描述使用NV NT區塊開關 的密集非易失性交叉點開關。
具有自對齊到陣列布線的NVNT區塊開關的第一類密集交叉點開關結構
基于"圖片幀"布局并使用水平方向薄納米管元件的非易失性納米管雙 端子交叉點開關在圖21中例示，并對應于美國專利申請No. 11/280,786中 所描述的雙端子交叉點開關。雖然圖21中所示出的"圖片幀"實施例相對較 密集(即，許多可在小面積中制造；具有小覆蓋區域)，甚至可制成更密 集的可縮放非易失性納米管雙端子開關。如上所述及與本申請同時提交的 題為"非易失性納米管二極管與非易失性納米管區塊及其系統與其制造方 法"的美國專利申請No.(待宣布)中所詳細描述的，以垂直方向(3-D)雙 端子非易失性納米管區塊(NVNT區塊)開關取代水平方向(2-D)薄納米 管元件，可產生仍較密集開關，其在許多應用中有用，例如電氣可編程布 線、非易失性存儲器、包括陣列邏輯、FPGA及例如其它應用的邏輯。
圖21示出圖片幀雙端子非易失性納米管開關21000截面圖，包括底層 襯底(未示出)上的支撐絕緣體21100及通孔21110中導電元件21105。非 易失性納米管開關21000可在ON及OFF狀態之間多次切換。納米管元件21125與形成雙納米管開關21000端子之一的導電元件21050接觸。可任選 導電元件21107可用于增強納米管元件21125與導電元件21105之間的接 觸。導電元件21155接觸區21135中納米管元件21125的周圍，藉以形成 第二雙端子納米管開關21000端子。導電元件21155通過絕緣體21120與 選擇導電元件21107及部分納米管元件21125分隔開。在一些實施例中， 雙端子納米管開關21000尺寸在水平X方向約為3F，而在垂直Y方向(未 示出)約為3F，其中F為特定技術節點上的最小平版印刷限定尺寸。鄰近 開關之間最小間隔為F，使得雙端子納米管開關21000可沿X及Y方向以 4F的周期置放(未示出)。在一些實施例中，單個雙端子納米管開關21000 占據9FZ的面積，且當置放于與其它開關間隔最小距離F的陣列配置中時， 則占據16F2。
圖22A示出2X2交叉點開關陣列配置的四個垂直方向(3-D)雙端子 非易失性納米管區塊開關(22100-1、 22100-2、 22100-3及22100-4)的非 易失性納米管區塊開關矩陣22000的平面圖。如圖22B及22C中所示，穿 過圖22A中所示出的NV NT區塊開關22100-1的一部分的示例性截面圖 XI-XI'及Y1-Y1'進一步示出垂直方向(3-D)結構的NV NT區塊開關的元 件。對應于雙端子非易失性納米管區塊開關22100-1、 22100-2、 22100-3及 22100-4的第一類雙端子NV NT區塊開關的細節及制造方法如上所述并所 納入的專利文獻中描述。NV NT區塊可使用例如與本申請同時提交的題為" 非易失性納米管二極管與非易失性納米管區塊及其系統與其制造方法"美 國專利申請No.(待宣布)的所納入專利文獻中所描述的層上多重旋涂或通 過噴涂技術而沉積。
圖22A中所示出的線22050-1互連雙端子NV NT區塊開關22100-1及 22100-2，其形成底部(下層)觸點且每一這些雙端子NV NT區塊開關具 有尺寸FxF并間隔開距離F。線22050-2互連雙端子NV NT區塊開關 22100-3及22100-4，其形成底部(下層)觸點且每一這些雙端子NV NT區 塊開關具有尺寸FxF并間隔開距離F。
雖然F表示獲得最大開關陣列密度的最小特征尺寸，但可視需要使用 大于F的尺寸，且可使用非方形截面，例如矩形及圓形，以便獲得較低ON電阻值或其它所需特征。例如，可制造大開關以獲得50至100歐姆范圍的
ON電阻值，從而匹配傳輸線的特性阻抗(Zo)。而且，可形成例如大于2 X2的陣列，例如100X 100或更大。
圖22A中所示出的線22600-1，通過接觸頂部(上層)觸點互連雙端子 NV NT區塊開關22100-1及22100-3，且每一雙端子NV NT區塊開關具有 尺寸FxF并間隔開距離F。線22600-2通過接觸頂部(上層)觸點互連雙端 子NV NT區塊開關22100-2及22100-4，且每一雙端子NVNT區塊開關具 有尺寸FxF并間隔開距離F。線22600-1及22600-2在填注NV NT區塊開 關間的區域的絕緣體22500的表面上圖形化。雖然F表示獲得最大開關陣 列密度的最小特征尺寸，但可使用大于F的尺寸。
圖22B示出經由及沿X方向的線22600-1的截面圖X1-X1'。 Z方向表 示雙端子NV NT區塊開關22100-1的垂直方位，且也指示ON狀態的電流
(垂直地)流動的方向。雙端子NV NT區塊開關22100-1包括作為線 22050-1的一段的底部(下層)觸點22050-1'，與線22600-1接觸的頂部(上 層)觸點22400-1，及與底部(下層)觸點22050-1'及頂部(上層)觸點22400-1 接觸的NVNT區塊22200-1。如上所述及例如與本申請同時提交的題為"非 易失性納米管二極管與非易失性納米管區塊及其系統與其制造方法"的美 國專利申請No. 11/280,786和美國專利申請No.(待宣布)的所納入專利文 獻中所描述的，NVNT區塊22200-1可在ON及OFF狀態間多次切換。
圖22C示出經由及沿Y方向的線22050-1的截面圖Y1-Y1'。 Z方向表 示雙端子NV NT區塊開關22100-1的垂直方位，且也指示ON狀態的電流
(垂直地)流動的方向。雙端子NV NT區塊開關22100-1包括作為線 22050-1的一段的底部(下層)觸點22050-1'，與線路22600-1接觸的頂部
(上層)觸點22400-1，及與底部(下層)觸點22050-l'及頂部(上層)觸 點22400-1接觸的NV NT區塊22200-1。如上所述及所納入專利文獻中所 描述的，NVNT區塊22200-1可在ON及OFF狀態間多次切換。NVNT區 塊開關及陣列互連的制造方法，在例如與本申請同時提交的題為"非易失性 納米管二極管與非易失性納米管區塊及其系統與其制造方法"的美國專利 申請No.(待宣布)的所納入專利文獻中描述。雙端子NV NT區塊開關22100-1、 22100-2、 22100-3及22100-4的尺
寸在水平方向約為F，且在垂直的Y方向約為F，其中F為特定技術節點 的最小平版印刷限定的尺寸。鄰近開關之間最小間隔為F，使得雙端子NV NT區塊開關22100-1、 22100-2、 22100-3及22100-4可如圖22A中所示出 的，沿X及Y方向以2F的周期性置放。單個雙端子納米管開關22100-1、 22100-2、 22100-3及22100-4占據1F^勺面積，且當置放于與其它開關間隔 最小距離F的陣列配置中時，則占據4F2。因此，單個雙端子納米管開關 22100-1、22100-2、22100-3及22100-4較圖21中所示出的雙端子開關21000 密集9倍。在具有沿X及Y方向間隔F的單個開關的陣列配置中，基于雙 端子納米管開關22100-1、 22100-2、 22100-3及22100-4且具有2F的周期 性的非易失性納米管開關的陣列，占據4^的面積，較在一些實施例中需要 16FZ面積的基于雙端子開關21000的非易失性納米管開關的陣列密集4倍。 F可在大尺寸范圍上縮放。F可為250 nm及更大；F可少于100 nm，例如 45nm及22nm;或少于10 nm。如所納入的專利文獻中所描述的，制造在 垂直(Z)方向上具有由底部(下層)觸點至頂部(上層)觸點的35nm間 隔所限定的NV NT區塊溝道長度Lsw.ch的NV NT開關。LSW.CH的范圍可 為從< 10 nm至大于250 nm。
尺寸F由技術節點確定，例如45 nm。若納米管結構密度(每單位面 積的納米管數量)足夠高而獲得所需NVNT區塊開關ON電阻值，NVNT 區塊開關尺寸可為例如F:45nm。然而，當使用最小F x F開關尺寸時， 若NV NT區塊開關電阻值過高，則可使用大于F的尺寸，以增加NV NT 區塊開關中納米管的數量，并由此達到較低NVNT區塊開關ON電阻值。 假設CMOS驅動器正在驅動CMOS電路電容性輸入，那么至下一邏輯階段 的輸入電平將軌對軌(在芯片上電源電壓與參考(接地)電壓之間)擺動， 不論NVNT區塊開關及FET溝道的組合串聯ON電阻值如何。然而，由于 串連電阻及互連電容值的組合引起的網絡RC時間常數延遲可能需要限制 NVNT區塊開關的ON電阻值。例如，若布線路徑需要短的延遲時間，那 么在本示例中，NV NT區塊開關的ON電阻便可不大于lk至10k歐姆的 NMOS及PMOS的ON電阻的十分之一，藉以將NVNT區塊開關的ON電阻限制至100歐姆至lk歐姆范圍的電阻。然而，若不需要短的延遲時間，
那么在本示例中，NVNT區塊開關的ON電阻可等于(或甚至大于)NMOS 及PMOS的ON電阻，在此處于lk歐姆至10k歐姆的范圍。如上所述及與 本申請同時提交的題為"非易失性納米管二極管與非易失性納米管區塊及 其系統與其制造方法"的美國專利申請No. 11/280,786和美國專利申請No.
(待宣布)中所描述的，NVNT區塊開關OFF電阻通常為1 G歐姆及以上， 而一些器件低至100 M歐姆。
非易失性開關矩陣22000中NVNT區塊開關22100-1 、22100-2、22100-3 及22100-4處于制造時的ON狀態。在操作中，這些NVNT區塊開關通常 切換為OFF狀態。接著，該應用判斷非易失性開關矩陣22000中哪一NV NT 區塊開關切換為ON狀態，以形成互連布線。
在操作中，制造時為ON的NVNT區塊開關可通過啟動所有行而同時 全部從ON切換至OFF，或可一次切換一行，或可一次切換一NVNT區塊 開關。在此示例中，開關一次一行地從ON切換至OFF。 NVNT區塊開關 22100-1及22100-3通過寫0 (也稱為擦除)操作而從ON切換至OFF。首 先，垂直線22050-1及22050-2被設定并保持在例如0伏(接地)的參考電 壓。接著，水平線22100-2被設定為0并保持在0伏，且水平線22100-1從 例如0伏(接地)的參考電壓勻變至例如范圍4至8伏的寫0電壓。如上 所述及所納入專利文獻中所描述的，勻變速率可處于1到10 ns范圍或更慢， 而在1 uA至lOOuA范圍的每一開關的寫0電流下，處于例如數百納秒或微 秒范圍。雖然本示例中描述了 NVNT區塊開關的2x2陣列，但可使用較大 的NxM開關矩陣，其中N及M包括數百、數千或甚至更多的NVNT區塊 開關。
在操作中，水平與垂直線路之間任一非易失性電氣編程及再編程連接 的組合，都可使用寫1 (也稱為編程)操作通過電氣激活(從OFF狀態轉 至ON狀態)任一 NV NT區塊開關的組合而實現，其中NVNT區塊開關 22100-1、 22100-2、 22100-3及22100-4的ON狀態確定垂直線22050-1及 22050-2與水平線22600-1及2260-2之間的電氣布線連接(路由)。在此示 例中，寫1操作通常以4至8伏范圍的電壓寫入。如美國專利申請No.11/280,786及美國臨時專利申請No. 60/855,109中所描述的，勻變速率可處 于10 ns以下的范圍或更慢，而在luA至100uA范圍的每一開關的寫1電 流下，處于例如數百納秒或微秒范圍。
作為示例，NVNT區塊開關22100-1可處于連接線22600-1與22050-1 的ON狀態，且NV NT區塊開關22100-4也可處于連接線22600-2與22050-2 的ON狀態。NV NT區塊開關22100-2及22100-3可處于例如OFF狀態。 多條線可同樣地連接。以下示出的圖22D顯示可使用非易失性納米管區塊 開關矩陣22000形成的各種互連。
圖22D示出四個NVNT區塊開關之一處于ON狀態，且其余三開關處 于OFF狀態的非易失性電氣編程布線(路由)連接。也顯示成對(四個中 的兩個)NVNT區塊開關處于ON狀態，且其余兩個開關處于OFF狀態的 非易失性電氣編程布線(路由)連接。如圖22D中所示出的，所選擇的(ON) NVNT區塊開關對可用于形成每一垂直及水平線對的單一觸點，或一垂直 線與兩水平線之間、或一水平線與兩垂直線之間的多重連接。可使用三個 NVNT區塊開關處于ON狀態及其余一開關處于OFF狀態(未示出)的組 合，或所有四個NV NT區塊開關處于ON狀態(未示出)，來形成其它 NV電氣編程布線(路由)連接。雖然本示例中描述了NVNT區塊開關的 2x2陣列，但可使用更大的NxM開關矩陣，其中N及M包括數百、數千 或甚至更多的NVNT區塊開關。非易失性電氣編程布線(路由)連接可再 編程數千或更多次，以改變布線(路由)配置。
在操作中，在NVNT區塊開關被寫入而處于ON或OFF狀態后，電氣 信號將經由處于ON狀態的NVNT區塊開關而在布線(路由)層間流動。 電壓電平保持在寫0及寫1操作閾值之下。在本示例中，電子信號保持在 約4伏之下。
具有自對齊到陣列布線的NVNT區塊開關的第二類密集交叉點開關結構 非易失性納米管區塊開關矩陣22000在上述圖22A的平面圖中示出， 而非易失性納米管區塊開關22100-1為NVNT區塊開關22100-1、22跡2、 22100-3及22100-4的代表，其在圖22B及22C的截面圖中示出，并顯示第一類NVNT區塊開關，其中頂點(上層)觸點22400-1形成，且上層觸點 即掩模層限定非易失性納米管區塊開關22100-1的NV NT區塊22200-1蝕 刻的X及Y尺寸。
在另一實施例中，以組合的頂點(上層)觸點及陣列線路消除及替代 第二類NV NT區塊開關中頂點(上層)觸點。例如，如以下圖23中所示 出的，去除圖22A-22C中所示出的頂點(上層)觸點22400-1，并以陣列線 23600-1的一區域(部分)的頂點(上層)觸點取代。
圖23A示出2X2交叉點開關陣列配置的四個垂直方向(3-D)雙端子 非易失性納米管區塊開關(23100-1、 23100-2、 23100-3及23100-4)的非 易失性納米管區塊開關矩陣23000的平面圖。穿過圖23A中所示出的部分 NV NT區塊開關23100-1的示例性截面圖X2-X2'及Y2-Y2'進一步示出圖 23B及23C中所示垂直方向(3-D)結構的NV NT區塊開關的元件。第二 類雙端子NVNT區塊開關及制造方法的細節，其對應于雙端子非易失性納 米管開關23100-1、 23100-2、 23100-3及23100-4，基于所納入的專利文獻 中所描述的NVNT區塊開關制造。然而，取代使用頂部(上層)觸點作為 對器件NVNT區塊表面的蝕刻掩模，而使用頂部(上層)觸點的形狀并以 已知行業圖形化技術為主的犧牲性(一次性使用)蝕刻掩模(未示出)， 以限定NV NT區塊區域的X及Y尺寸，例如圖23A-23C中所示出的NV NT 區塊23200-1。接著使用所納入的專利文獻中較佳的蝕刻制造方法限定NV NT區塊23200-1的尺寸，以形成圖23A-23C中所示出的NV NT區塊 23200-1。如例如與本申請同時提交的題為"非易失性納米管二極管與非易失 性納米管區塊及其系統與其制造方法"的美國專利申請No.(待宣布)的所 納入的專利文獻中所描述的技術，NVNT區塊可使用多個旋涂層或通過噴 涂而沉積。
圖23A中所示出的線23050-1互連形成底部(下層)觸點的雙端子NV NT區塊開關23100-1及23100-2，且每一這些雙端子NV NT區塊開關具有 尺寸FxF并間隔開F。線23050-2互連形成底部(下層)觸點的雙端子NV NT區塊開關23100-3及23100-4，且每一這些雙端子NV NT區塊開關具有 尺寸FxF并間隔開F。雖然F表示獲得最大開關陣列密度的最小特征尺寸，但可視需要使用大于F的尺寸，且可使用非方形截面，如上述例如矩形及 圓形。而且，可形成例如大于2X2的陣列，例如100X 100或更大。
圖23A中所示出的線路23600-1互連雙端子NV NT區塊開關23100-1 及23100-3，同時還形成例如頂部(上層)觸點23600-l'的頂部(上層)觸 點，且每一雙端子NVNT區塊開關具有尺寸FxF并間隔開F。線路23600-2 互連雙端子NVNT區塊開關23100-2及23100-4，并形成例如頂部(上層) 觸點23600-l'的頂部(上層)觸點，且每一雙端子NVNT區塊開關具有尺 寸FxF并間隔開F。線路23600-1及23600-2在填注雙端子NV NT區塊開 關間的區域的絕緣體23500的表面上圖形化。雖然F表示獲得最大開關陣 列密度的最小特征尺寸，但可視需要使用大于F的尺寸，且可使用非方形 截面，如上述例如矩形及圓形。而且，可形成例如大于2X2的陣列，例如 100X 100或更大。
圖23B示出穿過及沿X方向的線23600-1的截面圖X2-X2'。 Z方向表 示雙端子NV NT區塊開關23100-1的垂直方位，且也表示ON狀態的電流
(垂直地)流動的方向。請注意，電流可向上或向下方向流動。雙端子NV NT區塊開關23100-1包括由線23050-1所形成的區域的底部(下層)觸點 23050-1'，由線23600-1所形成的區域(部分)的頂部(上層)觸點23600-1'， 及與底部(下層)觸點23050-l'及頂部(上層)觸點23600-l'接觸的NVNT 區塊23200-1。如例如與本申請同時提交的題為"非易失性納米管二極管與 非易失性納米管區塊及其系統與其制造方法"的美國專利申請No. 11/280，786和美國專利申請No.(待宣布)的所納入專利文獻中所描述的， NVNT區塊23200-1可在ON及OFF狀態間多次切換。
圖23C示出穿過及沿Y方向的線23050-1的截面圖Y2-Y2'。 Z方向表 示雙端子NV NT區塊開關23100-1的垂直方位，且也表示ON狀態的電流
(垂直地)流動的方向。請注意，電流可向上或向下方向流動。雙端子NV NT區塊開關23100-1包括為線23050-1的區域(段)的底部(下層)觸點 23050-1'，由線路23600-1的區域(段)所形成的頂部(上層)觸點23600-1'， 及與底部(下層)觸點23050-l'及頂部(上層)觸點23600-l'接觸的NVNT 區塊23200-1。如上所述及例如與本申請同時提交的題為"非易失性納米管二極管與非易失性納米管區塊及其系統與其制造方法"的美國專利申請No. 11/280,786和美國專利申請No.(待宣布)的所納入專利文獻中所描述的， NV NT區塊23200-1可在ON及OFF狀態間多次切換。
雙端子NV NT區塊開關23100-1、 23100-2、 23100-3及23100-4的尺 寸在水平方向約為F，且在垂直的Y方向約為F，其中F為特定技術節點 的最小平版印刷限定的尺寸。鄰近開關之間最小間隔為F，使得雙端子NV NT區塊開關23100-1、 23100-2、 23100-3及23100-4可如圖23A中所示出 的，沿X及Y方向以2F的周期性置放。單個雙端子NV NT區塊開關 23100-1、 23100-2、 23100-3及23100-4占據1F 的面積，且當置放在與其 它開關間隔最小距離F的陣列配置中時，則占據4F2。
在操作中，NVNT區塊開關23100-1、 23100-2、 23100-3及23100-4的 電氣開關特性約與上述相關于開關22100-1、 22100-2、 22100-3及22100-4 描述的相同。
在操作中，圖22D及上述相應NV NT區塊開關的電氣ON及OFF狀 態示出針對處于各ON及OFF狀態組合中的NV NT區塊開關陣列22000 的NV NT區塊開關22100-1、 22100-2、 22100-3及22100-4的組合的各種 非易失性電氣編程布線(路由)。NV NT區塊開關陣列23000中NV NT 區塊開關23100-1、 23100-2、 23100-3及23100-4的組合對應于上述圖22D 中所描述的，其不同之處在于NVNT區塊開關23100-1、 23100-2、 23100-3 及23100-4分別對應于NV NT區塊開關22100-1、 22100-2、 22100-3及 22100-4; V線路23050-1及23050-2分別對應于V線路22050-1及22050-2; 以及H線路23600-1及23600-2分別對應于H線路22600-1及22600-2。
所納入的專利文獻
本申請涉及下列申請，其全部內容通過引用結合于此，并稱為"所納入
的專利文獻"
2002年4月23日提交的美國專利申請No. 10/128,118，現為美國專利 No. 6,706,402，題為"納米管膜及制品"("Nanotube Films and Articles"); 2004年2月11日提交的美國專利申請No. 10/776,572，現為美國專利No. 6，924，538，題為"具有垂直配置的納米結構制品的器件及其制造方法" ("Devices Having Vertically -Disposed Nano fabric Articles and Methods of Making the Same");
2004年6月9日提交的美國專利申請No. 10/864,186，現為美國專利 No. 7,115,901，題為"非易失性機電場效器件與其電路及其形成方法"("Non-Volatile Electromechanical Field Effect Devices and Circuits Using Same and Methods of Forming Same");
2004年8月13日提交的美國專利申請No. 10/917,794，現為美國專利 No. 7,115,960，題為"基于納米管的開關元件"("Nanotube-Based Switching Elements");
2004年8月13日提交的美國專利申請No. 10/918,085，現為美國專利 No. 6,990,009 ，題為"具有多重控制的基于納米管的開關元件" ("Nanotube-Based Switching Elements with Multiple Controls");
2001年7月25日提交的美國專利申請No. 09/915,093，現為美國專利 No. 6,919,592，題為"使用納米管帶狀元件的機電存儲器陣列及其制造方法" ("Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same");
2001年7月25日提交的美國專利申請No. 09/915,173，現為美國專利 No. 6,643,165，題為"以納米管技術構建的具有單元選擇電路的機電存儲器" ("Electromechanical Memory Having Cell Selection Circuitry Constructed With Nanotube Technology");
2001年7月25日提交的美國專利申請No. 09/915,095，現為美國專利 No. 6,574,130，題為"具有納米管機電存儲器的混合電路"("Hybrid Circuit Having Nanotube Electromechanical Memory");
2001年12月28日提交的美國專利申請No. 10/033，323，現為美國專利 No. 6,911,682，題為"機電三跡線結器件"("Electromechanical Three-Trace Junction Devices");
2001年12月28日提交的美國專利申請No. 10/033,032，現為美國專利 No. 6,784,028，題為"機電三跡線結器件的制造方法"("Methods of MakingElectromechanical Three- Trace Junction Devices");
2002年4月23日提交的美國專利申請No. 10/128,118，現為美國專利 No. 6,706,402，題為"納米管膜及制品"("Nanotube Films and Articles");
2002年4月23日提交的美國專利申請No. 10/128,117，現為美國專利 No. 6,835,591，題為"納米管膜及制品的方法"("Methods of Nanotube Films and Articles");
2003年1月13日提交的美國專利申請No. 10/341,005，題為"碳納米管 膜、層、結構、帶狀元件、元件及制品的制造方法"("Methods of Making Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles");
2003年1月13日提交的美國專利申請No. 10/341,055，題為"使用薄金 屬層以制造碳納米管膜、層、結構、帶狀元件、元件及制品的方法"("Methods of Using Thin Metal Layers to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles");2003年1月13日提交的美國專利申請No. 10/341,054，題為"使用預先 形成的納米管以制造碳納米管膜、層、結構、帶狀元件、元件及制品的方 法"("Methods of Using Pre-formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles");
2003年1月13日提交的美國專利申請No. 10/341,130，題為"碳納米管 膜、層、結構、帶狀元件、元件及制品"("Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles");
2004年2月11日提交的美國專利申請No. 10/776,059,現為美國專利 刊物No. 2004/0181630，題為"具有水平配3的納米結構制品的器件及其制 造方法"("Devices Having Horizontally- Disposed Nano fabric Articles and Methods of Making the Same");
2004年9月8日提交的美國專利申請No. 10/936,119，現為美國專利刊 物No. 2005/0128788，題為"圖形化納米級制品及其制造方法"("Patterned Nanoscopic Articles and Methods of Making the Same");
2006年10月27日提交的美國臨時專利申請No. 60/855,109，題為"非易失 性納米管區塊"("Nonvolatile Nanotube Blocks");2006年8月28日提交的美國臨時專利申請No. 60/840,586，題為"非易失 性納米管二極管"("Nonvolatile Nanotube Diode");
2006年8月8日提交的美國臨時專利申請No. 60/836,437，題為"非易 失性納米管二極管"("Nonvolatile Nanotube Diode");
2006年8月8日提交的美國臨時專利申請No. 60/836,343，題為"用作電子 熔絲替代元件的可縮放非易失性納米管開關"("Scalable Nonvolatile Nanotube Switches as Electronic Fuse Replacement Elements");
2005年11月15日提交的美國專利申請No. 11/280,786，題為"雙端子納米 管器件與系統及其制造方法"("Two-Terminal Nanotube Devices and Systems and Methods of Making Same");
2005年11月15日提交的美國專利申請No. 11/274,967，題為"使用具有可 再編程電阻的納米管制品的存儲器陣列"("Memory Arrays Using Nanotube Articles With Reprogrammable Resistance");
2005年11月15日提交的美國專利申請No. 11/280,599，題為"使用納米管 開關的非易失性陰影閂"("Non- Volatile Shadow Latch Using a Nanotube Switch");
1990年7月31日提交的美國專利4,944,836，題為"用于在襯底產生共面 金屬/絕緣體膜的化學機械拋光"("Chem-Mech Polishing for Producing Coplanar Metal/Insulator Films on a Substrate"); 及
1981年3月17日提交的美國專利4,256,514，題為"在本體上形成窄尺寸 區的方法"("Method for Forming a Narrow Dimensioned Region on a Body")。
在不偏離本發明的精神與基本特征下，本發明可以其它特定形式體現。
因而本發明各實施例可在各方面視為示例性且非限制性。
權利要求
1.一種包覆納米管開關，包括(a)納米管元件，包括未對齊的多個納米管，該納米管元件具有一頂面、一底面及多個側面；(b)第一及第二導電端子，其與所述納米管元件接觸，其中所述第一導電端子置于且實質上覆蓋所述納米管元件的整個頂面，且其中所述第二導電端子至少接觸所述納米管元件的底面的一部分；及(c)控制電路，其與所述第一及第二導電端子電連通并可向其施加電刺激，其中響應于所述控制電路向所述第一及第二導電端子施加相應多個電刺激，所述納米管元件可在多個電子狀態之間切換，及其中對多個電子狀態的每一不同電子狀態而言，所述納米管元件提供所述第一與第二導電端子之間具有相應不同電阻的電氣路徑。
2. 如權利要求1所述的包覆納米管開關，其特征在于，所述第一導電端子也置于且實質上覆蓋所述多個側面中的至少一個側面。
3. 如權利要求1所述的包覆納米管開關，其特征在于，所述第一導電端子也置于且實質上覆蓋所述多個側面。
4. 如權利要求3所述的包覆納米管開關，進一步包括與所述納米管元件的底面接觸的一絕緣體層，所述絕緣體層及所述第二導電端子實質上一起覆蓋所述納米管元件的整個底面。
5. 如權利要求1所述的包覆納米管開關，進一步包括一絕緣體層，其與所述納米管元件的所述底面及所述納米管元件的側面之一的至少之一接觸。
6. 如權利要求5所述的包覆納米管開關，其特征在于，所述絕緣體層包括Si02、 SiN及Ah03其中之一。
7. 如權利要求1所述的包覆納米管開關，進一步包括覆蓋至少所述第一導電端子的一鈍化層，所述鈍化層實質上使所述第一與第二導電端子及所述納米管元件對所述環境密封。
8. 如權利要求7所述的包覆納米管開關，其特征在于，所述鈍化層包括Si02、 SiN、 A1203、聚酰亞胺、磷硅酸鹽玻璃氧化物、聚乙烯氟化物、聚丙烯 碳酸鹽及聚丁烯碳酸鹽其中之一。
9. 如權利要求1所述的包覆納米管開關，其特征在于，所述第二導電端子 實質上接觸所述納米管元件的整個底面。
10. 如權利要求1所述的包覆納米管開關，其特征在于，所述第一及第 二導電端子各自包括獨立選自由以下構成的群組的導電材料，包含Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Pt、 Ni、 Ta、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn、 TiAu、 TiCu、 TiPd、 Pbln、 TiW、 RuN、 RuO、 TiN、 TaN、 CoSix》TiSix。
11. 一種包覆納米管開關，包含(a) 納米管元件，包含未對齊的多個納米管，所述納米管元件具有頂面 及底面；(b) 第一及第二導電端子，其與所述納米管元件接觸且彼此間隔開；(c) 第一絕緣體層，其與所述納米管元件的頂面接觸；(d) 第二絕緣體層，其與所述納米管元件的底面接觸，其中所述第一及 第二導電端子與所述第一及第二絕緣體層實質上一起環繞所述納米管元件；及(e) 控制電路，與所述第一及第二導電端子電連通并可向其施加電刺激，其中響應于所述控制電路向所述第一及第二導電端子施加相應的多個電 刺激，所述納米管元件可在多個電子狀態之間切換，以及其中對多個電子狀態的每一不同電子狀態而言，所述納米管元件提供所述 第一及第二導電端子之間具有相應不同電阻的電氣路徑。
12. 如權利要求11所述的包覆納米管開關，其特征在于，至少一部分 所述第一絕緣體層與所述納米管元件的頂面間隔開一間隙。
13. 如權利要求12所述的包覆納米管開關，其特征在于，至少一部分 所述第二絕緣體層與所述納米管元件的底面間隔開一間隙。
14. 如權利要求11所述的包覆納米管開關，其特征在于，所述第一及 第二導電端子接觸所述納米管元件的底面，且其中所述第一絕緣體層與所述納 米管元件的整個頂面接觸。
15. 如權利要求11所述的包覆納米管開關，其特征在于，所述第一及第二導電端子接觸所述納米管元件的頂面。
16. 如權利要求11所述的包覆納米管開關，其特征在于，所述第一導 電端子接觸所述納米管元件的底面，且所述第二導電端子接觸所述納米管元件 的頂面。
17. 如權利要求11所述的包覆納米管開關，其特征在于，所述第一及第二絕緣體層各自包括獨立選自由以下構成的群組的絕緣材料，包含Si02、 SiN及拳3。
18. 如權利要求11所述的包覆納米管開關，其特征在于，所述第一及 第二導電端子各自包括獨立選自由以下構成的群組的導電材料，包含Ru、 Ti、 Cr、 Al、 Al (Cu) 、 Au、 Pd、 Pt、 Ni、 Ta、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn、 TiAu、 TiCu、 TiPd、 Pbln、 TiW、 RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。
19. 一種包覆納米管開關，包括(a) 納米管元件，包括未對齊的多個納米管，所述納米管元件具有頂面 及底面；(b) 第一及第二導電端子，其與所述納米管元件接觸且彼此間隔開；(c) 第一絕緣體層，置于所述納米管元件的頂面之上并與其間隔開；(d) 第二絕緣體層，置于所述納米管元件的底面之下并與其間隔開，其 中所述第一及第二導電端子與所述第一及第二絕緣體層實質上一起環繞所述 納米管元件；及(e) 控制電路，與所述第一及第二導電端子電連通并可向其施加電刺激，其中響應于所述控制電路向所述第一及第二導電端子施加相應的多個電 刺激，所述納米管元件可在多個電子狀態之間切換，以及其中對多個電子狀態的每一不同電子狀態而言，所述納米管元件提供所述 第一及第二導電端子之間具有相應不同電阻的電氣路徑。
20. 如權利要求19所述的包覆納米管開關，其特征在于，所述第一及 第二絕緣體層各自包括獨立選自由以下構成的群組的絕緣材料，包含Si02、 SiN 及A1203。
21. 如權利要求19所述的包覆納米管開關，其特征在于，所述第一及第二導電端子各自包括獨立選自由以下構成的群組的導電材料，包含RU、 Ti、Cr、 Al、 Al (Cu) 、 Au、 Pd、 Pt、 Ni、 Ta、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn、 TiAu、 TiCu、 TiPd、 Pbln、 TiW、 RuN、 RuO、 TiN、 TaN、 CoSix及TiSix。
全文摘要
在一方面下，包覆納米管開關包括(a)包括未對齊的多個納米管的納米管元件，該納米管元件具有頂面、底面及側面；(b)與該納米管元件接觸的第一及第二導電端子，其中該第一端子置于且實質上覆蓋該納米管元件的整個頂面，且其中該第二端子至少接觸該納米管元件的底面的一部分；及(c)控制電路可向該第一及第二端子施加電刺激。響應于該控制電路向該第一及第二端子施加相應的多個電刺激，該納米管元件可在多個電子狀態之間切換。對每一不同的電子狀態而言，該納米管元件提供該第一及第二端子之間的具有不同電阻的電氣路徑。
文檔編號B28B1/00GK101541489SQ200780035300
公開日2009年9月23日 申請日期2007年8月8日 優先權日2006年8月8日
發明者C·L·伯廷, R·斯瓦拉賈, T·魯克斯, X·M·H·黃 申請人:南泰若股份有限公司